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XRD9827

器件型号:XRD9827
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Exar [Exar Corporation]
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器件描述

12-Bit Linear CIS/CCD Sensor Signal Processor with Serial Control

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XRD9827器件文档内容

FEATURES                                                                     XRD9827

� 12-Bit Resolution, No Missing Codes                              12-Bit Linear CIS/CCD Sensor
� One-channel 6MSPS Pixel Rate                            Signal Processor with Serial Control
� Triple-channel 2MSPS Pixel Rate
� 6-Bit Programmable Gain Amplifier                                                                                                  May 2000-3
� 8-Bit Programmable Offset Adjustment
� CIS or CCD Compatibility                                      APPLICATIONS
� Internal Clamp for CIS or CCD AC Coupled
                                                                 � Color and Grayscale Flatbed Scanners
      Configurations                                             � Color and Grayscale Sheetfed Scanners
                                                                 � Multifunction Peripherals
� 3.3V or 5V Operation & I/O Compatibility                      � Digital Color Copiers
� Serial Load Control Registers                                 � General Purpose CIS or CCD Imaging
� Low Power CMOS: 200mW-typ                                     � Low Cost Data Acquisition
� Low Cost 20-Lead Packages                                     � Simple and Direct Interface to Canon 600 DPI
� USB Compliant
                                                                        Sensors

GENERAL DESCRIPTION                                        AC coupled similar to the CCD configuration. This
                                                           enables CIS signals with large black levels to be
The XRD9827 is a complete linear CIS or CCD sensor         internally clamped to a DC reference equal to the black
signal processor on a single monolithic chip. The          level. The DC reference is internally subtracted from
XRD9827 includes a high speed 12-Bit resolution ADC,       the input signal.
a 6-Bit Programmable Gain Amplifier with gain adjust-
ment of 1 to 10, and 8-Bit programmable input referred     The CIS configuration can also be used in other appli-
offset calibration range of 800mV.                         cations that do not require CDS function, such as low
                                                           cost data acquisition.
In the CCD configuration the input signal is AC coupled
with an external capacitor. An internal clamp sets the
black level. In the CIS configuration, the clamp switch
can be disabled and the CIS output signal is DC coupled
from the CIS sensor to the XRD9827. The CIS signal
is level shifted to VRB in order to use the full range of
the ADC. In the CIS configuration the input can also be

ORDERING INFORMATION

Package Type          Temperature Range                    Part Number
20-Lead SOIC               0�C to +70�C                    XRD9827ACD
20-Lead SSOP               0�C to +70�C                    XRD9827ACU

        Rev. 1.20

EXAR Corporation, 48720 Kato Road, Fremont, CA 94538 � (510) 668-7000 � FAX (510) 668-7017 � www.exar.com
           XRD9827

                          CIS REF Circuit                                       VBG

                                                                                                                    AVDD

                          CIS REF Circuit                                                                                 Power
                                                                                                                          Down

     RED   CLAMP  Triple                                    +                                                                                   DVDD
     GRN          S/H                                                                                                                           VREF+
      BLU                                                     BUFFER                                     VRT                                    DB7:0
                     &                                      _
VDCEXT             3-1                                                                                                                          DGND
                                                                                                                                                AVDD
                  MUX                                                                                                                           AGND

                                                                                                                                   12  DATA  8  SYNCH
                                                                                                                    RL12-BIT            I/O     CLAMP
                                                                                         PGA                                                    ADCCLK
                                                                                                                         ADC
                          DC Reference                                                                                                 PORT
                                                 VDCREF
                                       CLP
                                    DC/AC        INT/EXT_V DCREF                                               VRB
                                                                                              6 G<5:0>
                                                                                                                          Power
                                                                                          6-BIT GAIN                      Down
                                                                                         REGISTERS
                                                                                         RG B

                                                                                         8-BIT DAC                  AGND

                                                      AGND                                                                         TIMING
                                                                                                                                        &
                                                                                CIS/CCD        8 O<7:0>
                                                                                                                            CONTROL LOGIC
                                            VRT  CIS                                     8-BIT OFFSET
                                            CCD                                           REGISTERS

                                                                                         RGB

                          Figure 1. Functional Block Diagram

           Rev. 1.20

                                                                             2
                                                                           XRD9827

       PIN CONFIGURATION

                                   DVDD 1  XRD9827ACD  20 AVDD
                                    DB0 2              19 RED
                                    DB1 3              18 GRN
                                    DB2 4              17 BLU
                                    DB3 5              16 VDCEXT
                                    DB4 6              15 VREF+
                            DB5/SCLK 7                 14 AGND
                          DB6/SDATA 8                  13 SYNCH
                                DB7/LD 9               12 CLAMP
                                  DGND 10              11 ADCCLK

PIN DESCRIPTION                                      20-Lead SOIC

Pin #     Symbol          Description
  1        DVDD           Digital VDD (for Output Drivers)
  2         DB0           Data Output Bit 0
  3         DB1           Data Output Bit 1
  4         DB2           Data Output Bit 2
  5         DB3           Data Output Bit 3
  6         DB4           Data Output Bit 4
  7     DB5/SCLK          Data Output Bit 5 & Data Input SCLK
  8    DB6/SDATA          Data Output Bit 6 & Data Input SDATA
  9       DB7/LD          Data Output Bit 7 & LD
10       DGND            Digital Ground (for Output Drivers)
11      ADCCLK           A/D Converter Clock
12       CLAMP           Clamp and Video Sample Clock
13       SYNCH           Start of New Line and Serial Data Input Control
14        AGND           Analog Ground
15       VREF+           A/D Positive Reference for Decoupling Cap
16      VDCEXT           External DC Reference
17         BLU           Blue Input
18         GRN           Green Input
19         RED           Red Input
20        AVDD           Analog Power Supply

       Rev. 1.20                                              3
XRD9827

ELECTRICAL CHARACTERISTICS
Test Conditions: AVDD=DVDD=5V, ADCCLK=6MHz, 50% Duty Cycle, TA=25�C unless otherwise specified.

Symbol Parameter                                    Min.                  Typ. Max. Unit Conditions

Power Supplies                                      3.0
                                                    3.0
AV                Analog Power Supply                25                   3.3         5.5    V (Note 2)
      DD
                                                     12
DVDD              Digital I/O Power Supply           12                   3.3         5.5    V DVDD < AVDD

IDD               Supply Current                   3.50                   40          60     mA V =5V
                                                                                                    DD
                                                    0.3
IDD               Power Down Power Supply Current                                     50     �A     V =5V
         PD                                         300                                                DD

ADC Specifications                                    6
                                                   0.950
RES               Resolution                                                                  Bits
                                                    9.5                                      MSPS
F                Maximum Sampling Rate                                      �0.5             LSB
      s           Differential Non-Linearity       -100                      �1.0             LSB
                                                      8                      Yes
DNL                                                                          3.70               V
                                                   -250                   AV /10                V
INL               Integral Non-Linearity           +500                                         V
                                                   -450                           DD
MON               Monotonicity                     +350
                                                                          0.67AVDD
VRT              Top Reference Voltage                                               3.90
V                Bottom Reference Voltage
                  Differential Reference Voltage                          600         780   
      RB          (VRT - VRB)
                  Ladder Resistance
DVREF

  RL

PGA & Offset DAC Specifications

PGARES            PGA Resolution                                           1.0        1.050  Bits
                  Minimum Gain                                            10.0        10.50  V/V
PGAGMIN           Maximum Gain                                            0.14               V/V
PGAGMAX           Gain Adjustment Step Size                                            500   V/V
PGAGD            Black Level Input Range                                 -200               mV DC Configuration
                  Offset DAC Resolution                                   +600        -150   Bits
  VBLACK          Minimum Offset Adjustment                               -400        +700   mV Mode 111, D5=0 (Note 1)
DACRES            Maximum Offset Adjustment                               +400        -350   mV Mode 111, D5=0
                  Minimum Offset Adjustment                               3.14        +450   mV Mode 111, D5=1 (Note 1)
OFF              Maximum Offset Adjustment                                                  mV Mode 111, D5=1
             MIN  Offset Adjustment Step Size                                                mV

OFFMAX
OFFMIN
OFF

             MAX

  OFF

Note 1: The additional �100 mV of adjustment with respect to the black level input range is needed to compensate
              for any additional offset introduced by the XRD9827 Buffer/PGA internally.

Note 2: It is not recommended to operate the part between 3.6V and 4.4V.

     Rev. 1.20

                                                                       4
                                                                                                      XRD9827

ELECTRICAL CHARACTERISTICS (CONT'D)
Test Conditions: AVDD=DVDD=5V, ADCCLK=6MHz, 50% Duty Cycle, TA=25�C unless otherwise specified.

Symbol       Parameter                       Min.                                 Typ.  Max. Unit Conditions

Buffer Specifications

  I          Input Leakage Current                                                      100      nA
             Input Capacitance
      IL     AC Input Voltage Range                             10                               pF
                                                  0
CIN                                                                                    AV -1.4 V     CIS AC; INT V
                                                  0                                            DD                                      DCREF
VIN
         PP                                      -0.1                                                 Config Reg

                                             V -0.1                                                   => XXX010XX
                                                DCEXT
                                                                                                      Gain=1 (Note 1)

             AC Input Voltage Range                                                     DV  REF  V    CCD AC; INT V
                                                                                                                                          DCREF

                                                                                                      Config Reg

                                                                                                      => XXX011XX

                                                                                                      Gain=1 (Note 1)

VIN          DC Input Voltage Range                                                     AVDD-1.4 V    CIS DC; INT VDCREF
                                                                                                      Config Reg

                                                                                                      => XXX000XX

                                                                                                      Gain=1 (Note 2)

             DC Input Voltage Range                                                     V+ V          CIS DC; EXT V
                                                                                           DCEXT                                         DCREF
                                                                                        DVREF
                                                                                                      Config Reg

                                                                                                      => XXX100XX

                                                                                                      Gain=1 (Note 3)

                                                                                                      V +DV < AV
                                                                                                      DCEXT  REF       DD

V            External DC Reference           0.3                                        AV /2 V CIS DC; EXT V
   DCEXT                                                                                DD                         DCREF

                                                                                                      Config Reg

                                                                                                      => XXX100XX

VINBW        Input Bandwidth (Small Signal)                                       10             MHz
VIN          Channel to Channel Crosstalk
                                                                                  -60   -50      dB f =3MHz
         CT                                                                                           in

Internal Clamp Specifications

VCLAMP       Clamp Voltage                                                        AGND  50       mV CIS (AC) Config

                                             3.5                                  VRT            V CCD (AC) Config

RINT         Clamp Switch On Resistance                                           100   150      

ROFF         Clamp Switch Off Resistance     10                                                  M

Note 1: VINPP is the signal swing before the external capacitor tied to the MUX inputs.
Note 2: The -0.1V minimum is specified in order to accommodate black level signals lower than the external DC

           reference (clamp) voltage.

Note 3: The VDCEXT-0.1V minimum is specified in order to accommodate black level signals lower than the external DC
           reference voltage.

             Rev. 1.20

                                                                               5
XRD9827

ELECTRICAL CHARACTERISTICS (CONT'D)
Test Conditions: AVDD=DVDD= 5V, ADCCLK=6MHz, 50% Duty Cycle, TA=25�C unless otherwise specified.

Symbol       Parameter                   Min.      Typ.                       Max.  Unit    Conditions
                                                   �0.5                       +2.3          Note 1
System Specifications (MUX + Buffer + PGA + ADC)   �6.0                       +5.0  LSB
                                                   1.5                              LSB     Gain=1
SYSDNL       System DNL                  -1.0      0.5                                      Gain=10
                                                    83                                %
SYSLIN       System Linearity                       83                              mVrms
                                                   166                              mVrms
SYS      GE  System Gain Error           -5.0
                                                    10
IRN          Input Referred Noise
                                                     8
             Input Referred Noise                    6

System Timing Specifications                         5
                                                     5
tcklw        ADCCLK Low Pulse Width 50              10                              ns
                                                                                    ns
tckhw        ADCCLK High Pulse Width 70                                             ns
                                                                                    ns
tckpd        ADCCLK Period               120
                                                                                              SYNCH must rise equal to
tsypw        SYNCH Pulse Width           30                                                   or after ADCCLK, See Figure 18
                                                                                    ns Note 2
trars        Rising ADCCLK to rising     0

             SYNCH

tclpw        CLAMP Pulse Width           30

Write Timing Specifications

tsclkw       SCLK Pulse Width            40                                         ns
                                                                                    ns
tdz          LD Low to SCLK High         20                                         ns
                                                                                    ns
tds          Input Data Set-up Time      20                                         ns

tdh          Input Data Hold Time        0

tdl          SCLK High to LD High        50

ADC Digital Output Specifications

tap          Aperture Delay                                                           ns
                                                                                      ns
tdv          Output Data Valid           40                                           ns
                                                                                    cycles
tsa          SYNCH to ADCCLK             15                                         pixels  3ch Pixel Md
                                                                                            Config 00, 11
tlat         Latency                                                                        Config 01, 10

tlat         Latency

Digital Input Specifications

VIH          Input High Voltage          AVDD-2.5                                   V

VIL          Input Low Voltage                                                1     V

IIH          High Voltage Input Current                                             �A

IIL          Low Voltage Input Current                                              �A

C  IN        Input Capacitance                                                      pF

Note 1:      System performance is specified for typical digital system timing specifications.
Note 2:
             The actual minimum `tclpw' is dependent on the external capacitor value, the CIS output impedance.
             During `clamp' operation, sufficient time needs to be allowed for the external capacitor to charge up to the
             correct operating level. Refer to the description in Theory of Operation, CIS Config.

         Rev. 1.20

                                                                           6
                                                                                        XRD9827

ELECTRICAL CHARACTERISTICS (CONT'D)
Test Conditions: AVDD=DVDD=5V, ADCCLK=6MHz, 50% Duty Cycle, TA=25�C unless otherwise specified.

Symbol  Parameter                      Min. Typ. Max. Unit                              Conditions

Digital Output Specifications

VOH     Output High Voltage            80                                           (%)DVDD IL = 1mA
VOL     Output Low Voltage
I      Output High-Z Leakage Current                                           20 (%)DVDD IL = -1mA
        Output Capacitance
   Oz   Slew Rate (10% to 90% DVDD)    -10                                      10  �A

COUT                                                                        10      pF
SR
                                       2                                        15  ns  CL = 10pF, DVDD = 3.3V

       Rev. 1.20

                                                                         7
  XRD9827

THEORY OF OPERATION
CIS Configuration (Contact Image Sensor)
The XRD9827 has two configurations for CIS applications. Each configuration is set by the control registers
accessed through the serial port.
Mode 1. DC Coupled
If the CIS does not have leading or trailing black pixels as shown in Figure 2, then DC couple the CIS output to the
XRD9827 input.

Optically Shielded                                                   Valid Pixels
        Pixels

                    Figure 2. Typical Output CIS Mode

Adjust the offset of the CIS (-100 mV to 500 mV) by setting the internal registers of the XRD9827 to set the black
pixel value when the LEDs of the CIS are off. When the LEDs are on, use the XRD9827 Programmable Gain to
maximize the ADCs dynamic range. Figure 3 shows a typical application for a CIS with an offset of -100mV to 500mV.

Rev. 1.20

                                                                  8
        XRD9827                                                              XRD9827

C RED                                                                VDD
                                                                                       VRT
I       M
                                                                             R
S  N/C  U                                                                     L
   N/C
   N/C                                                                                   VRB
        X

   Figure 3. Application with Offset in the Range (-100mv to 500mv)

The input is added to VRB before the signal passes                   offset range of the XRD9827 (see Offset Control DAC,
through the ADC. If the CIS output is zero, then the                 Pg. 28) set the internal mode registers to external
output of the ADC will be zero code. This enables the                reference. An external reference voltage equal to the
CIS to be referenced to the bottom ladder reference                  value of the CIS offset voltage can be applied to
voltage to use the full range of the ADC.                            VDCEXT (Figure 4) in order to meet the dynamic range
                                                                     of the XRD9827. Figure 4 is a diagram of the XRD9827
Some CIS sensors have an output with an offset voltage               in the external reference mode for CIS, DC coupled
of greater than 500mV. If the CIS output is beyond the               applications.

Rev. 1.20

                                                                  9
XRD9827

                        XRD9827

           C RED                                                      VDD
           I                                                                           VRT
           S N/C        M
                        U                                                    RL
                   N/C                                                                 VRB

                        X

           VDCEXT

       DC
REFERENCE

Figure 4. Application with Offset Greater Than (-100mv to 500mv)

The DC reference voltage applied to VDCEXT does not                   cannot be used as an input from the CIS. Any signal
have to be accurate. The internal offset DAC voltage                  applied to VDCEXT will be subtracted from the output
is still used in this mode for fine adjustment. VDCEXT                signal of the multiplexer.

Rev. 1.20

                                                                  10
                                                                                                  XRD9827

VCC (5V - 15V)

                                       19           DB7/LD 9
                                            RED                             8
           AVDD            N/C                      DB6/SDATA               7
                           N/C         18             DB5/SCLK              6
C                                           GRN               DB4           5
I                        0.1uF                                DB3           4
S                                      17                     DB2           3
                                            BLU               DB1           2
                                                              DB0

      4K                               16
                                            VDCEXT
      1K         0.1uF                              ADCCLK 11                                     DIGITAL
                                       15             CLAMP 12                                     ASIC
                                            VREF+    SYNCH 13
                                                                                                       DGND
                 AVDD                                                       DVDD (3V - 5V)

                 0.01uF                20           DVDD                    1
                                            AVDD
                                0.1uF                                          0.1uF
                                       14           DGND 10                               0.01uF
                                            AGND

AGND                                   XRD9827

                Figure 5. Typical Application Circuitry CIS DC Coupled Non-Inverted Mode

      Rev. 1.20

                                                                        11
XRD9827

                        CIS Mode Timing -- DC Coupled
                                 (CLAMP disabled)

             Pixel N-1    Pixel N                        Pixel N+1

                          tap                                         tap

        CIS       tckpd
             tckhw tcklw
ADCCLK
DB [5:0]                           tdv                                tdv

     [11:6]                                              N-8 N-8 N-7 N-7 N-6 N-6 N-5 N-5
                                                         MSB LSB MSB LSB MSB LSB MSB LSB

             Figure 6. Timing Diagram for Figure 5

             ADCCLK       Events
                          ADC Sample & PGA Start Tracking next Pixel
                          MSB Data Out
                          LSB Data Out
                  HI      ADC Track PGA Output
                 LO       ADC Hold/Convert

                                 Table 1.

Mode 2. AC Coupled                                                    one side of the external capacitor to be set to ground.
                                                                      It then is level shifted to correspond to the bottom ladder
If the CIS signal has a black reference for the video                 reference voltage of the ADC (Figure 7).
signal, an external capacitor CEXT is used. When
CLAMP (clamp) pin is set high an internal switch allows

Rev. 1.20

                                                                  12
                                                                                                                          XRD9827

                         XRD9827                                         VDD

C  REXT CEXT             M                                                             VRT
I                   RED  U                                                     R
                                                                                L
S  N/C
   N/C                                                                                 VRB
   N/C                   X

   CLAMP

                                                          RINT

   Figure 7. CIS AC Coupled Application

This value corresponds to the black reference of the                  Therefore, Tc =1/R C
image sensor. When the CLAMP pin is set back to low,                                                             INT EXT
the ADC samples the video signal with respect to the
black reference. The typical value for the external                   If the input to the external capacitor has a source
capacitor is 100pF. This value should be adjusted                     impedance (REXT), then:
according to the time constant (Tc) needed in a particu-
lar application. The CLAMP pin has an internal 150 ohm                T =1/(R +R )C
impedance (RINT) which is in series with the external                 c  INT EXT EXT
capacitor (CEXT).

Rev. 1.20

                                                                  13
XRD9827

VCC (5V - 15V)

                                  19 RED     DB7/LD 9
                                  18 GRN                              8
                100PF                        DB6/SDATA                7
                             N/C               DB5/SCLK               6
                                                       DB4            5
C              N/C 17 BLU                             DB3            4
  I                                                    DB2            3
S                                                     DB1            2
                                                       DB0
AGND
                      N/C         16 VDCEXT  ADCCLK 11                                                                                       DIGITAL
                AVDD              15 VREF+    CLAMP 12                                                                                        ASIC
                                              SYNCH 13
                                  20 AVDD                                                                                                         DGND
                                  14 AGND                   DVDD (3V - 5V)

                                                DVDD 1
                                                DGND 10
                0.1uF
                                  0.01uF
                                              0.1uF

                                                                                                                         0.1uF
                                                                                                                                     0.01uF

                                          XRD9827

                Figure 8. Typical Application Circuitry CIS AC Coupled Non-Inverted

Rev. 1.20

                                                                  14
                                                                            XRD9827

                              CIS Mode Timing -- AC Coupled
                                       (CLAMP enabled)

                   Pixel N-1    Pixel N  Pixel N+1

                                tap          tap

       CIS              tckpd
                   tckhw tcklw
ADCCLK
DB [5:0]                                 tdv tdv             N-7 N-6        N-6 N-5 N-5
                                                             LSB MSB        LSB MSB LSB
    [11:6]                                      N-8 N-8 N-7
CLAMP                                         MSB LSB MSB

            tclpw

                   Figure 9. Timing Diagram for Figure 8

                   ADCCLK       Events
                                ADC Sample & PGA Start Track of next Pixel
                                MSB Data Out
                        HI      LSB Data Out
                       LO       ADC Track PGA Output
                                ADC Hold/Convert
                    CLAMP
                        HI                Table 3.

                       LO       Events
                                PGA Tracks VCLAMP & CEXT is Charged to
                                VBLACK - VCLAMP, which is equal to VBLACK
                                PGA Tracks VIN

                                                                      PP

                                          Table 4.

Rev. 1.20

                                         15
XRD9827

Internal CIS Reference Circuit (DB 4 = 1)                                                                                                      components needed for biasing the Canon CIS sensor
                                                                                                                                               (the external diodes and resistors typically used in this
The XRD9827 has an internal register reserved for                                                                                              application have been included inside the XRD9827 for
interfacing to the Canon CIS model number CVA-                                                                                                 this mode of operation). Below is a typical application
60216K. When this register is selected, the VDCEXT                                                                                             circuit using the XRD9827 and the Canon CVA-60216K
(Pin 16) becomes an output voltage of 1.24 volts. This                                                                                         CIS sensor.
voltage can be directly connected to the VREF (Pin 5)
of the Canon sensor. This reduces the amount of

                                                                                                                                                                                         VCC (5V)                         CANON CIS
                                                                                                                                                                      DVDD (3V - 5V)                                        SENSOR

                                                                                                                                                           47uF                                                           1 VOUT
                                                                                                                                                                                                                          2 MODE
                          19 RED          DB7/LD     9                                                                                                                                                                    3
                          18 GRN                     8
                          17 BLU          DB6/SDATA                                                                                                                                                                              AGND
                          16                         7                                                                                                                                                                    4 VCC
                                          DB5/SCLK                                                                                                                                                                        5 VREF
                                  VDCEXT             6                                                                                                                                                                    6 SP
                                          DB4                                                                                                                                                                             7
          N/C             15              DB3        5
          N/C                     VREF+   DB2        4                                                                                                                                                                           CLK
                                                     3                                                                                                                                                                    8 LED COM
                   0.1uF  20              DB1                                                                                                                                                                             9
                AVDD              AVDD               2                                                                                                   10K
                                          DB0                                                                                                                               10K                                                  LED BLU
AGND                      14 AGND                                                                                                                                                              10K                       10 LED GRN
                                                            11                                                                     DIGITAL            NPN                                                                11
                                          ADCCLK                                                                                     ASIC      DGND
                                                                                                                                                                                                                                 LED RED
                                            CLAMP 12                                                                                     DGND                                                                            12
                                                             13
                                                                                                                                                                                                                                 FGND
                                           SYNCH
                                                                                                                                                                 NPN                                       47uF
                                                                                                                                                                                                                   AGND
                                                                 DVDD (3V - 5V)
                                                                                                                                                                                                    0.01uF
                                                                                                                                                           DGND                                     100uF

                                                          1                                                                                                           NPN
                                          DVDD
                        0.01uF
                                   0.1uF
                                                                                                               0.1uF
                                                                                                                           0.01uF
                                          DGND       10

                                                                                                                                                                      DGND

                          XRD9827                                                                                                                                                                   DGND

                                                                                                                                                                                                                         CVA-60216K

                          Figure 10. Typical Application Circuitry Internal CIS Reference Circuit Mode
                                                  CANON CIS Sensor, Model #CVA=60216k

                          Rev. 1.20

                                                                                            16
                                                                                                                               XRD9827

CIS Line-By-Line Rotating Gain and Offset                             through line-by-line so that the gain and offset do not
(Configuration DB1 = 1, DB0 = 1)                                      have to be loaded in between lines. Below is the typical
                                                                      application circuit and timing for this configuration.
Line-by-line rotating gain and offset minimizes the
amount of write cycles per scan. Pre-loaded values of
gain and offset can be loaded for each color before the
first line is scanned. Each gain and offset is cycled

VCC (5V - 15V)             19 RED                        DB7/LD            9
                           18 GRN                                          8
       C                   17             DB6/SDATA
        I                                                                  7
       S                           BLU                   DB5/SCLK
                           16 VDCEXT                             DB4       6
       AGND                                                      DB3       5
                                                                 DB2       4
                                                                           3
                                                                      DB1
                                                                      DB0  2

                N/C                                                        11                                                  DIGITAL
                                                         ADCCLK                                                                 ASIC
                           15
                                   VREF+                   CLAMP 12                                                                 DGND
                                                                            13
                           20
                                   AVDD                   SYNCH

                    0.1uF  14 AGND                                                        DVDD (3V - 5V)
                AVDD

                                                                                       1
                                                                      DVDD
                0.01uF
                           0.1uF
                                                                                                           0.1uF
                                                                                                                       0.01uF
                                                         DGND              10

                           XRD9827

                Figure 11. Typical Application Circuitry Internal CIS Rotating Gain
                                              and Offset Line-By-Line

Rev. 1.20

                                                                  17
XRD9827

                                      CIS Rotating Gain and Offset
                                             Line-By-Line (Md 11)

CIS       Red Pixel Line Scan                               Grn Pixel Line Scan                        Blu Pixel Line Scan

ADCCLK    tsypw                                                                 Grn Gain/Offset Cycle     Blu Gain/Offset Cycle
                                                                                                       Tri-State (SYNCH = LO)
SYNCH        tsa
   GAIN/       Red Gain/Offset Cycle

OFFSET

LD        Reset Internal Mux Color to Red Channel (LD = 110YYYYYY11)

          Note: Y = Previous State

                                    Figure 12. Timing Diagram for Figure 11

CCD Configuration (Charge Coupled Device)                                       When CLAMP (clamp) pin is set high an internal switch
                                                                                allows one side of the external capacitor to be set to
Mode 1. AC Coupled                                                              VRT (Figure 13). This value corresponds to the black
                                                                                reference of the CCD. When the CLAMP pin is set back
In the CCD configuration of operation, an external                              to low, the ADC samples the video signal with respect
capacitor needs to be chosen according to the equa-                             to the black reference. The difference between the
tions below. The typical value for the external capacitor                       black reference and the video signal is the actual pixel
is 100pF. This value should be adjusted according to                            value of the video content. Since this value is refer-
the time constant (Tc) needed in a particular applica-                          enced to the top ladder reference voltage of the ADC a
tion. The CLAMP pin has an internal 150 ohm imped-                              zero input signal would yield a full scale output code.
ance (RINT) which is in series with the external capacitor                      Therefore, the output of the conversion is inverted
(CEXT).                                                                         (internally) to correspond to zero scale output code.

Therefore, Tc =1/RINTCEXT

If the input to the external capacitor has a load imped-
ance (REXT), then

Tc=1/(RINT+REXT)CEXT

          Rev. 1.20

                                                                            18
                        XRD9827                                                  XRD9827

                                 CLAMP                                VDD
                                                                                       VRT
AREA
                                                                             RL
or    RED                                                                               VRB

LINEAR                  M
                   N/C
CCD
                N/C     U

      N/C               X

                           Figure 13. CCD AC Coupled Application

Area or Linear CCD Applications                                       pixel values have been sampled, the gain and offset are
                                                                      adjusted at the beginning of the next line. For example,
Figure 13 is a block diagram for applications with Area               if there is a line-to-line variation between the black
or Linear CCDs (The timing for Area CCDs and B/W                      reference pixels, the offset is adjusted. The gain is
CCDs is the same). For Area or Linear CCD applica-                    always adjusted for the highest color intensity.
tions, a global offset is loaded into the serial port at the
beginning of a line. The gain is set to adjust for the
highest color intensity of the CCD output. Once the

Rev. 1.20

                                                                  19
XRD9827

VCC (5V - 15V)

                             19                           DB7/LD                 9
                                     RED            DB6/SDATA
                100PF                                                            8
                             18 GRN                   DB5/SCLK                   7
C                     N/C                                    DB4                6
C                                                            DB3                5
D                                                                               4
                                                                            DB2
AGND                                                                             3
                                                                            DB1
                                                                            DB0  2

                       N/C   17 BLU

                       N/C   16 VDCEXT              ADCCLK                       11                                                              DIGITAL
                                                                                                                                                    ASIC
                                                    CLAMP                        12
                                                                                                                                                        DGND
                             15                                        13
                                     VREF+          SYNCH

                       AVDD                                             DVDD (3V - 5V)
                                                                     1
                             20                     DVDD
                                     AVDD           DGND 10

                             14 AGND
      0.1uF
                        0.01uF
                                                0.1uF
                                                                                                                             0.1uF
                                                                                                                                         0.01uF

                                           XRD9827

                             Figure 14. Typical Application Circuitry Single
                                 Channel CCD AC Coupled Inverted Mode

      Rev. 1.20

                                                                        20
                                                                                           XRD9827

             AREA, LINEAR or B/W CCD -- AC Coupled
                             (CLAMP Enabled)

                    Pixel N-1                              Pixel N         Pixel N+1

     CCD            tckpd                                                  tap
  Channel N
                                                                                      tap
   ADCCLK
                    tckhw tcklw
   CLAMP
DB [5:0]     tclpw

     [11:6]                                                           tdv       tdv

                                                                                N-8 N-8 N-7 N-7 N-6  N-6

                                                                           MSB LSB MSB LSB MSB LSB

             Figure 15. Timing Diagram for Figure 14

Triple Channel CCD Application                                        The gain and offset is automatically rotated to adjust for
                                                                      each channel input. The MSBs are available on the
Figure 16 is a block diagram for pixel-by-pixel applica-              output bus on the falling edge of ADCCLK. The LSBs
tions with triple channel CCDs. During the optically                  are available on the rising edge of ADCCLK.
shielded section of a pixel, CLAMP must go high to
store the black reference on each capacitor to the input.

Rev. 1.20

                                                                  21
XRD9827

             XRD9827

                      CLAMP                                           VDD
                                                                                         VRT
RED/GRN/BLU
                                                                              RL
C                                                                                         VRB

C            M

D            U

   N/C       X

                Figure 16. CCD AC Coupled Application

Rev. 1.20

                                                                  22
                                                                                                                                               XRD9827

VCC (5V - 15V)  100PF            19 RED                DB7/LD               9
                100PF            18 GRN          DB6/SDATA                  8
       C        100PF            17                                         7
       C                                         DB5/SCLK
       D                    N/C          BLU             DB4                6
                                 16                      DB3                5
       AGND            AVDD                              DB2                4
                                         VDCEXT          DB1                3
                                 15 VREF+                DB0                2

                                 20 AVDD                          11                                                                           DIGITAL
                                 14 AGND         ADCCLK                                                                                         ASIC

                                                 CLAMP 12                                                                                             DGND

                                                 SYNCH                      13

                                                                      DVDD    DVDD (3V - 5V)
                                                                      DGND    1

                                                                            10
                0.1uF
                                   0.01uF

                                              0.1uF
                                                                                                                           0.1uF
                                                                                                                                       0.01uF

                                 XRD9827

                Figure 17. Typical Application Circuitry Triple Channel CCD
                                       AC Coupled Inverted Mode

Rev. 1.20

                                                                  23
XRD9827

RED                          PIXEL-BY-PIXEL 3 CHANNEL CCD -- AC Coupled
                                                  (CLAMP Enabled)
        N Pixel
                                               N+1 Pixel

GRN     N Pixel   tclp=10ns            N+1 Pixel                            tclp=10ns
BLU    N Pixel                        N+1 Pixel

ADCCLK  TRACK          CONVERT         TRACK      CONVERT                   TRACK      CONVERT                       TRACK          tap
CLAMP   RED (N)         RED (N)        GRN (N)     GRN (N)                  BLU (N)     BLU (N)                     RED (N+1)
                                                                                                                               CONVERT
           trars                                                                                                               RED (N+1)

                                       CLAMP                                                             Simultaneous
                                                                                                             Sample

                  tdv            tdv              tdv                                               tdv                            tdv
                                                                                       GRN (N-6)
DATA                        RED (N-6)  RED (N-6)       GRN (N-6)                                         BLU (N-6)  BLU (N-6)
                               MSB        LSB             MSB                             LSB              MSB         LSB

                       tsa

        tsypw

SYNCH

                                 Figure 18. Timing Diagram for Figure 17

                  ADCCLK         Events
                    3rd          Simultaneous RED/GRN/BLU Sample Every 3rd CLK.

                     All         Convert RED, S/H GRN, S/H BLU.
                                 MSB Data Out
                       HI
                      LO         LSB Data Out

                   CLAMP         ADC Track PGA Output
                       HI        ADC Hold/Convert
                      LO         Events
                                 Internal Clamp Enabled
                   SYNCH         Internal RED/GRN/BLU Tracking Enabled
                       HI        Events
                      LO         Reset Internal Mux to Red, Output Bus is Tri-stated
                                 Increment Mux Color on Falling Edge of ADCCLK

                                                       Table 5.

      Rev. 1.20

                                                                        24
                                                                                                                        XRD9827

                                               VRT

                               S1 S2 S3        S1, S2 and S3 close when
                                               CLAMP is high and open
From CCD RED                                   when CLAMP is low         S6
     Channel
                                                                                                                                 12-Bit ADC
                      C EXT R

   From CCD                                                   S4         S7     VRT - VPIX                              S9 closes at rising edge and opens
GRN Channel                                          T/H                                                               at falling edge of ADCCLK
                                                                                            -
                      C EXTG                                  S5                                                                   S9
                                                      T/H
From CCD BLU                                                                                    PGA
     Channel
                      C EXT B                                                               +

                                      XRD9827                                                                               T/H

                                                                         S8     VRT VCDS = PGAG * [VRT - (VRT - VPIX)]

                                                                                                = PGAG * VPIX

                                                                                                       VBLK

CCD                                                                                                                     VPIX
Waveform                                                                                                                VBLK - VPIX

CLAMP

          S8 Opens, S4,                               S6 opens, S7              S7 opens, S8                 S8 Opens, S4,                   S4 and S5 open
          S5 and S6                                   closes at this            closes at this               S5 and S6                       at this falling
          close at this                               rising edge               rising edge                  close at this                   edge
          rising edge                                                                                        rising edge
                                                      Convert                   Convert                                                      Convert
ADCCLK                                         Track    RED              Track    GRN           Track         Convert       Track              RED
                                               RED                       GRN                    BLU              BLU        RED

                                                      Figure 19. CDS Timing (Triple Channel)
                                                                    Mode: 110 00001110

Rev. 1.20

                                                                  25
XRD9827

Mode 2. DC Coupled                                                                     PGA GAIN TRANSFER CURVE
                                                                                                    GAIN 1 - 10
Typical CCDs have outputs with black references.
Therefore, DC Coupled is not recommended for CCD                            10
applications.
                                                                            9
Offset Control DAC
                                                                            8
The offset DAC is controlled by 8 bits. The offset range
is 800 mV ranging from -200 mV to +600 mV (when DB5                         7
is set to 0) and -400 mV to +400 mV (when DB5 is set
to 1). Therefore, the resolution of the 8-Bit offset DAC              GAIN  6
is 3.14 mV. However, the XRD9827 has +/- 100 mV
reserved for internal offsets. Therefore, the effective                     5
range for adjusting for CIS offsets or black reference is
600 mV. The offset adjustment is used primarily to                          4
correct for the difference between the black level of the
image sensor and the bottom ladder reference voltage                        3
(VRB) of the ADC. By adjusting the black level to
correspond to VRB, the entire range of the ADC can be                       2
used.
                                                                            1
If the offset of the CIS output is greater than 500 mV an
external reference can be applied to VDCEXT. The                                0  10  20  30    40              50  60
external reference can be used to adjust for large
offsets only when the internal mode is configured                                          CODE
through the serial port.
                                                                          Figure 20. Transfer Curve for the 6-Bit PGA
Since the offset DAC adjustment is done before the
gain stage, it is gain-dependent. For example, if the                 After the signal is level shifted to correspond with the
gain needs to be changed between lines (red to blue,                  bottom ladder reference voltage, the system can be
etc.), the offset is calibrated before the signal passes              calibrated such that a white video pixel can represent
through the PGA.                                                      the top ladder reference voltage to the ADC. This allows
                                                                      for a full scale conversion maximizing the resolution of
PGA (Programmable Gain Amplifier) DAC                                 the ADC.

The gain of the input waveform is controlled by a 6-Bit               Analog to Digital Converter
PGA. The PGA is used along with the offset DAC for
the purpose of using the entire range of the ADC. The                 The ADC is a 12-Bit, 10 MSPS analog-to-digital con-
PGA has a linear gain from 1 to 10. Figure 20 is a plot               verter for high speed and high accuracy. The ADC uses
of the transfer curve for the PGA gain.                               a subranging architecture to maintain low power con-
                                                                      sumption at high conversion rates. The output of the
                                                                      ADC is on 8-bit databus. The 8-bit databus supports
                                                                      6x6 or 8x4 output data. ADCCLK samples the input on
                                                                      its falling edge. After the input is sampled, the MSB is
                                                                      latched to the output drivers. On the rising edge of the
                                                                      ADCCLK, the LSB is latched to the output drivers. The
                                                                      output needs to be demultiplexed with external circuitry
                                                                      or a digital ASIC. There is an 8 clock cycle latency
                                                                      (Config 00, 11) or 6 pixel count latency (Config 01, 10)
                                                                      for the analog-to-digital converter.

                                                                      The VRT and VRB reference voltages for the ADC are
                                                                      generated internally, unless the external V is se-

                                                                                                                                                                          RT

                                                                      lected. In the external VRT mode, the VRT voltage is set
                                                                      through the VREF+ pin. This allows the user to select
                                                                      the dynamic range of the ADC.

Rev. 1.20

                                                                  26
                                                                      XRD9827

Serial Load Control Registers                                         The first three MSBs choose which internal register will
                                                                      be selected. The remaining 8 LSBs contain the data
The serial load registers are controlled by a three wire              needed for programming the internal register for a
serial interface through the bi-directional parallel port to          particular configuration.
reduce the pin count of this device. When SYNCH is set
to high, the output bus is tri-stated and the serial                  Power-Up State of the Internal Registers
interface is activated. DB7/LD, DB5/SCLK and DB6/
SDATA are the three input signals that control this                   The control register settings upon initial power-up are
process. The DB7/LD signal is set low to initiate the                 for CIS, DC Coupled configuration (V is set to internal,
loading of the internal registers.
                                                                                                                                                      RT
There are internal registers that are accessed via an 11-
bit data string. Data is shifted in on the rising edge of             Input DC Reference=AGND and the input to the ADC is
SCLK and loaded to the registers on the rising edge of                selected through the RED channel). Gain is unity and
LD. The data on pin DB6/SDATA is latched automati-                    Offset is set to zero. The test modes are disabled in the
cally after eleven DB5/SCLKs have been counted. If                    power-up state.
eleven clocks are not present on DB5/SCLK before the
DB7/LD signal returns high, no data will be loaded into
the internal registers. If more than 11 clocks are
present on DB5/SCLK, the additional clocks will be
ignored. The data corresponding to the first eleven
DB5/SCLKs will be loaded only.

     SYNCH             tsclkw                                                                tdl
      DB7/LD  tdz                                                     D2 D1 D0
  DB5/SCLK
DB6/SDATA               tds tdh
                  S2 S1 S0 D7

                          Figure 21. Write Timing

Rev. 1.20

                                                                  27
XRD9827

Output Bus Format
ADC Output --> DO11(MSB):DO0(LSB)

MSB  DB7   DB6   DB5               DB4  DB3                                DB2  DB1  DB0
LSB  DO11  DO10  DO9               DO8  DO7                                DO6    X    X
     DO5   DO4   DO3               DO2  DO1                                DO0    X    X
MSB
LSB  DB7         Table 8. 6 MSB + 6 LSB Output Bus Format                            DB0
     DO11                                                                            DO4
     DO3   DB6   DB5               DB4  DB3                                DB2  DB1
           DO10  DO9               DO8  DO7                                DO6  DO5    X
           DO2   DO1               DO0
                                          X                                  X    X

                 Table 9. 8 MSB + 4 LSB Output Bus Format

     Rev. 1.20

                                                                       28
                                                                                                       XRD9827

Control Registers

Function

(Register

S2/S1/S0)   D7          D6            D5           D4                             D3     D2            D1        D0             Power-up

                                                                                                                                State

                                                                                                                                (Note 1)

Red Gain       G5       G4            G3           G2                             G1     G0            X         X              000000XX
(000)        (MSB)
                                                                                         (LSB)
Red Offset     O7
(001)        (MSB)      O6            O5           O4                             O3     O2            O1        O0             01000000

Grn Gain       G5                                                                                                (LSB)
(010)        (MSB)
                        G4            G3           G2                             G1     G0            X         X              000000XX
Grn Offset     O7
(011)        (MSB)                                                                       (LSB)

Blu Gain       G5       O6            O5           O4                             O3     O2            O1        O0             01000000
(100)        (MSB)
                                                                                                                 (LSB)
Blu Offset     O7
(101)        (MSB)      G4            G3           G2                             G1     G0            X         X              000000XX

Mode        POWER                                                                        (LSB)
(110)        DOWN
                        O6            O5           O4                             O3     O2            O1        O0             01000000

                                                                                                                 (LSB)

                        DIGITAL       VRT             INPUT DC                    DC/AC   SIGNAL             SIGNAL             00000000
                                                    REFERENCE                            POLARITY      CONFIGURATION
                        RESET                                                     0: DC
                                                       (V )                       1: AC
            0: NORMAL   0: NO RESET 0: INTERNAL                 DCREF                      0: Non-      00: Single-Channel
                                                                                          Inverted     RED input/gain/offset
                  1:        1:RESET   1: EXTERNAL   0: INTERNAL
              POWER      (REGISTERS                (V =AGND)                                (CIS)       01: Single-Channel
               DOWN     ARE RESET TO                                                     1: Inverted          RED input
                          POWER-UP                     DCREF                             (CCD/CIS)
                                                                                                           RED/GRN/BLU
                            STATES)                1: EXTERNAL                                            gain/offset cycle
                                                   (V =V )
                                                                                                            pixel-by-pixel
                                                        DCREF DCEXT

                                                                                                         10: Triple-Channel
                                                                                                            RED/GRN/BLU

                                                                                                       input/gain/offset cycle
                                                                                                             pixel-by-pixel

                                                                                                         11: Triple-Channel
                                                                                                            RED/GRN/BLU

                                                                                                       input/gain/offset cycle
                                                                                                              line-by-line

Mode         OUTPUT       OUTPUT        OFFSET     INTERNAL CIS                   TEST4  TEST3         TEST2     TEST1          00000000
&Test           BUS      DISABLE           DAC      REFERENCE
(111)
            CONTROL     0:OUTPUTS        RANGE         CIRCUIT
                         ENABLED
            0: 6 MSB +                0:-200mV to  0:NORMAL                       0: TEST4 0: TEST3 0: TEST2 0:NORMAL
               6 LSB    1:OUTPUTS       +600mV                                    DISABLED DISABLED DISABLED
                        DISABLED
            1: 8 MSB +                1:-400mV to  1:REFERENCE                    1: OUTPUT 1: OUTPUT  1: INPUT  1: TEST1
               4 LSB                    +400mV         CIRCUIT                                         OF ADC    ENABLED
                                                      ENABLED                     OF BUFFER OF PGA     TIED TO

                                                                                  TIED TO TIED TO        GRN

                                                                                  BLU    VDCEXT

Note :    These are the control register settings upon initial power-up. The previous register settings are retained
          following a logic power-down initiated by the power down bit except the signal configuration. When
          de-selecting the power down bit (D7 = 0, Normal), the signal configuration (D5 and D0) has to be
          reprogrammed.

            Rev. 1.20

                                                                              29
XRD9827

       Rev. 1.20

                                                                          30
                                                                                        XRD9827

20 LEAD SHRINK SMALL OUTLINE PACKAGE
                      (5.3 mm SSOP)

                                    Rev. 2.00

                                         D

                                  20               11

                                    1                            EH

Seating                                            10
Plane
                                                                               C                    A
                                      e                   A2
                                                                                                      
                                                   B  A1
                                                                                        L

                                                 INCHES               MILLIMETERS

SYMBOL                                      MIN       MAX             MIN         MAX
     A
    A1                                      0.067     0.079           1.70        2.00
    A2
     B                                      0.002     0.006           0.05        0.15
     C
     D                                      0.065     0.073           1.65        1.85
     E
     e                                      0.009     0.015           0.22        0.38
     H
     L                                      0.004     0.010           0.09        0.25

                                            0.272     0.296           6.90        7.50

                                            0.197     0.221           5.00        5.60

                                            0.0256 BSC                0.65 BSC

                                            0.292     0.323           7.40        8.20

                                            0.022     0.037           0.55        0.95

                                            0�           8�           0�          8�

Note: The control dimension is the inch column

Rev. 1.20

                                                                  31
  XRD9827

                                                                    NOTICE
EXAR Corporation reserves the right to make changes to the products contained in this publication in order to
improve design, performance or reliability. EXAR Corporation assumes no responsibility for the use of any
circuits described herein, conveys no license under any patent or other right, and makes no representation that
the circuits are free of patent infringement. Charts and schedules contained here in are only for illustration
purposes and may vary depending upon a user's specific application. While the information in this publication
has been carefully checked; no responsibility, however, is assumed for in accuracies.
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significantly affect its safety or effectiveness. Products are not authorized for use in such applications unless
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been minimized; (b) the user assumes all such risks; (c) potential liability of EXAR Corporation is adequately
protected under the circumstances.
Copyright 2000 EXAR Corporation
Datasheet May 2000
Reproduction, in part or whole, without the prior written consent of EXAR Corporation is prohibited.

            Rev. 1.20

                                                                               32
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