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STK1743-D45I

器件型号:STK1743-D45I
厂商名称:ETC
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器件描述

NV TIME 8K X 8 AUTOSTORE NVSRAM WITH REAL - TIME CLOCK

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STK1743-D45I器件文档内容

                                                                  STK1743

                                                                           nvTimeTM
                                                8K x 8 AutoStoreTM nvSRAM

                                                          with Real-Time Clock

                                                                                                     ADVANCE

FEATURES                                                 DESCRIPTION

� Data Integrity of Simtek nvSRAM Combined               The Simtek STK1743 DIP module houses 64Kb of
  with Full-Featured Real-Time Clock                     nonvolatile static RAM, a real-time clock (RTC) with
                                                         crystal and a high-value capacitor to support sys-
� Stand-Alone Nonvolatile Memory and Time-               tems that require high reliability and ease of manu-
  Keeping Solution--No Other Parts Required              facturing. READ and WRITE access to all RTC
                                                         functions and the memory is the same as a conven-
� No Batteries to Fail                                   tional x 8 SRAM. The highest eight addresses of the
                                                         RAM support clock registers for centuries, years,
� Fast 25ns, 35ns and 45ns Access Times                  months, dates, days, hours, minutes and seconds.

� Software- and AutoStoreTM-Controlled                   Independent data resides in the integral EEPROM at
  Nonvolatile Cycles                                     all times. Automatic RECALL on power up transfers
                                                         the EEPROM data to the SRAM, while an automatic
� Year 2000 Compliant with Leap Year                     STORE on power down transfers SRAM data to the
  Compensation                                           EEPROM. A software RECALL and STORE are also
                                                         possible on user command. nvTimeTM allows unlim-
� 24-Hour BCD Format                                     ited accesses to SRAM, unlimited RECALLs and 106
                                                         STOREs.
� 100-Year Data Retention over Full Industrial
  Temperature Range

� Full 30-Day RTC Operation on Each Power
  Loss

� Single 5V � 10% Power Supply

BLOCK DIAGRAM                                                                     PIN CONFIGURATIONS

                    EEPROM ARRAY                               VCC                 NC 1      28 VCC
                        128 x 512                                                            27 W
                                                                                  A12 2
A5   ROW DECODER                                 STORE/         POWER               A7 3     26 NC
                                                 RECALL        CONTROL              A6 4
A6                                      STORE   CONTROL                             A5 5     25 A8
                                                                                    A4 6     24 A9
A7                  STATIC RAM                                                      A3 7     23 A11
                                                                                   A2 8      22 G
A8                  ARRAY               RECALL                                      A1 9
                                                                                    A0 10    21 A10
A9                  128 x 512                            SOFTWARE       A0 - A12  DQ0 11     20 E    600 mil
                                                           DETECT                 DQ1 12             Dual
                                                                                  DQ2 13     19 DQ7  In-Line
A11                                                                               VSS 14     18 DQ6  Module
                                                                                             17 DQ5
A12                                                                                          16 DQ4
                                                                                             15 DQ3

DQ0                     COLUMN I/O              RTC                               PIN NAMES
                       COLUMN DEC
DQ1  INPUT BUFFERS                                                                A0 - A12   Address Inputs
                    A0 A1 A2 A3 A4 A10                                            W          Write Enable
DQ2
                                                MUX      A0 -                     DQ0 - DQ7  Data In/Out
DQ3                                                      A12
DQ4
                                                                                  E          Chip Enable
DQ5                                                                                          Output Enable
DQ6                                                                     G
DQ7

                                                                                  G

                                                                        E         VCC        Power (+ 5V)

                                                                        W         VSS        Ground

March 1999                                      7-1
STK1743

ABSOLUTE MAXIMUM RATINGSa                                                                     Note a:  Stresses greater than those listed under "Absolute Maxi-
                                                                                                       mum Ratings" may cause permanent damage to the device.
Voltage on Input Relative to VSS . . . . . . . . . .�0.6V to (VCC + 0.5V)                              This a stress rating only, and functional operation of the
Voltage on DQ0-7 . . . . . . . . . . . . . . . . . . . . . .�0.5V to (VCC + 0.5V)                      device at conditions above those indicated in the opera-
Temperature under Bias . . . . . . . . . . . . . . . . . . . . . �55�C to 125�C                        tional sections of this specification is not implied. Exposure
Storage Temperature . . . . . . . . . . . . . . . . . . . . . . . �65�C to 150�C                       to absolute maximum rating conditions for extended periods
Power Dissipation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1W            may affect reliability.
DC Output Current (1 output at a time, 1s duration) . . . . . . . 15mA
                                                                                                                      (VCC = 5.0V � 10%)
DC CHARACTERISTICS

                                                 COMMERCIAL                                   INDUSTRIAL

SYMBOL                    PARAMETER              MIN          MAX                             MIN      MAX  UNITS                        NOTES
   ICC1b  Average VCC Current
                                                              85                                       95     mA      tAVAV = 25ns
                                                              80                                       85     mA      tAVAV = 35ns
                                                              75                                       80     mA      tAVAV = 45ns
                                                                                                              mA      All Inputs Don't Care, VCC = max
ICC2c     Average VCC Current during STORE                    6                                        7              W  (V CC � 0.2V)
ICC3b     Average VCC Current at tAVAV = 200ns                                                                mA      All Others Cycling, CMOS Levels
ICC4c                                                         15                                       15
ISB1d     Average VCC Current during                                                                                  All Inputs Don't Care
          AutoStoreTM Cycle                                   4                                        4    mA
ISB2d     Average VCC Current                                                                                         tAVAV = 25ns, E  VIH
          (Standby, Cycling TTL Input Levels)                 30                                       31   mA        tAVAV = 35ns, E  VIH
IILK                                                                                                                  tAVAV = 45ns, E  VIH
          VCC Standby Current                                 26                                       27   mA        E  (V CC � 0.2V)
IOLK      (Standby, Stable CMOS Input Levels)                                                                         All Others VIN  0.2V or  (VCC � 0.2V)
          Input Leakage Current                               23                                       24   mA        VCC = max
VIH                                                                                                                   VIN = VSS to VCC
VIL       Off-State Output Leakage Current                    3                                        3    mA        VCC = max
VOH                                                                                                                   VIN = VSS to VCC, E or G  VIH
VOL       Input Logic "1" Voltage                             �1                                       �1   �A        All Inputs
TA        Input Logic "0" Voltage
          Output Logic "1" Voltage                            �5                                       �5   �A        All Inputs
          Output Logic "0" Voltage
          Operating Temperature                          2.2  VCC + .5 2.2 VCC + .5                         V         IOUT = � 4mA
                                                                                                                      IOUT = 8mA
                                                 VSS � .5     0.8 VSS � .5 0.8                              V

                                                         2.4                                  2.4           V

                                                              0.4                                      0.4  V

                                                         0    70                              � 40     85   �C

Note b: ICC1 and ICC3 are dependent on output loading and cycle rate. The specified values are obtained at minimum cycle with outputs unloaded.
Note c: ICC2 and ICC4 are the average currents required for the duration of the respective STORE cycles (tSTORE ) .
Note d: E  VIH will not produce standby current levels until any nonvolatile cycle in progress has timed out.

AC TEST CONDITIONS

Input Pulse Levels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 0V to 3V                             5.0V
Input Rise and Fall Times . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .  5ns
Input and Output Timing Reference Levels . . . . . . . . . . . . . . . .1.5V                                                480 Ohms
Output Load. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . See Figure 1
                                                                                                                              30 pF
CAPACITANCEe (TA = 25�C, f = 1.0MHz)                                                          OUTPUT                          INCLUDING
                                                                                                                              SCOPE AND
SYMBOL       PARAMETER               MAX  UNITS          CONDITIONS                                         255 Ohms          FIXTURE
  CIN     Input Capacitance           10    pF
  COUT    Output Capacitance          12    pF           V = 0 to 3V
                                                         V = 0 to 3V

Note e: These parameters are guaranteed but not tested.

                                                                                                            Figure 1: AC Output Loading

March 1999                                                    7-2
                                                                                                                        STK1743

READ CYCLES #1 & #2                                                                                 (VCC = 5.0V � 10%)

                      SYMBOLS                                                       STK1743-25      STK1743-35      STK1743-45
                                                                                    MIN MAX         MIN MAX                              UNITS
NO.  #1, #2                    Alt.                            PARAMETER
                                                                                                25              35  MIN MAX
                                     Chip Enable Access Time                         25              35
1    tELQV            tACS           Read Cycle Time                                                                    45  ns
                      tRC            Address Access Time                                        25              35
2    tAVAVf           tAA            Output Enable to Data Valid                                10              15  45      ns
                                     Output Hold after Address Change                5               5
3    tAVQVg                          Chip Enable to Output Active                    5               5                  45  ns
                                     Chip Disable to Output Inactive                            10              13
4    tGLQV            tOE            Output Enable to Output Active                  0               0                  20  ns
                                     Output Disable to Output Inactive                          10              13
5    tAXQXg           tOH            Chip Enable to Power Active                     0               0              5       ns
                                     Chip Disable to Power Standby                              25              35
6    tELQX            tLZ                                                                                           5       ns

7    tEHQZh           tHZ                                                                                               15  ns

8    tGLQX            tOLZ                                                                                          0       ns

9    tGHQZh           tOHZ                                                                                              15  ns

10   tELICCHe         tPA                                                                                           0       ns

11   tEHICCLd, e      tPS                                                                                               45  ns

Note f: W must be high during SRAM READ cycles and low during SRAM WRITE cycles.

Note g: I/O state assumes E, G < VIL and W > VIH; device is continuously selected.
Note h: Measured + 200mV from steady state output voltage.

READ CYCLE #1: Address Controlledf, g

        ADDRESS                         5                             2
DQ (DATA OUT)                        tAXQX                         tAVAV

                                                                  3
                                                               tAVQV

                                                                                    DATA VALID

READ CYCLE #2: E Controlledf

     ADDRESS                           6                         2                                          11
                 E                   tELQX                     tAVAV                                     tEHICCL

                                                                     1                                7
                                                                  tELQV                             tEHQZ

                   G                   8                  4                                                     9
DQ (DATA OUT)                        tGLQX              tGLQV                                                tGHQZ

                 ICC                                                                            DATA VALID

                                                  10           ACTIVE
                                               tELICCH

                                     STANDBY

March 1999                                                     7-3
STK1743

WRITE CYCLES #1 & #2                                                                                                                               (VCC = 5.0V � 10%)

                    SYMBOLS                                                                                 STK1743-25                      STK1743-35         STK1743-45
                                                                                                            MIN MAX                         MIN MAX                                  UNITS
NO.                                                               PARAMETER
                                                                                                                                                               MIN MAX
     #1             #2              Alt.

12   tAVAV          tAVAV    tWC Write Cycle Time                                                           25                              35                 45      ns
                    tWLEH    tWP Write Pulse Width
13   tWLWH          tELEH    tCW Chip Enable to End of Write                                                20                              25                 30      ns
                    tDVEH    tDW Data Set-up to End of Write
14   tELWH          tEHDX    tDH Data Hold after End of Write                                               20                              25                 30      ns
                    tAVEH    tAW Address Set-up to End of Write
15   tDVWH          tAVEL    tAS Address Set-up to Start of Write                                           10                              12                 15      ns
                    tEHAX    tWR Address Hold after End of Write
16   tWHDX                   tWZ Write Enable to Output Disable                                             0                               0                  0       ns
                             tOW Output Active after End of Write
17   tAVWH                                                                                                  20                              25                 30      ns

18   tAVWL                                                                                                  0                               0                  0       ns

19   tWHAX                                                                                                  0                               0                  0       ns

20   tWLQZh, i                                                                                                                          10         13              15  ns

21   tWHQX                                                                                                  5                               5                  5       ns

Note i: If W is low when E goes low, the outputs remain in the high-impedance state.
Note j: E or W must be  VIH during address transitions.

WRITE CYCLE #1: W Controlledj

                                                                                                      12
                                                                                                     tAVAV

      ADDRESS

                                                                                    14                                                        19
                                                                                  tELWH                                                     tWHAX

     E

                               18           17
                             tAVWL        tAVWH

     W                                            13
                                                tWLWH

      DATA IN                                                 20                                               15                             16
    DATA OUT                                               tWLQZ                                             tDVWH                          tWHDX

                                    PREVIOUS DATA                                                                      DATA VALID                         21
                                                                                                                                                        tWHQX
                                                                                                            HIGH IMPEDENCE
                                                                                                                                                   19
WRITE CYCLE #2: E Controlledj                                                                                                                    tEHAX

     ADDRESS                  18                                   12
                 E           tAVEL                                tAVAV

                                                                       14
                                                                     tELEH

                                           17                                                13
                                          tAVEH                                            tWLEH

                W                                                                                             15                              16
                                                                                                            tDVEH                           tEHDX
       DATA IN
    DATA OUT                                                                                                                DATA VALID

                                                                                         HIGH IMPEDENCE

March 1999                                                                               7-4
                                                                                                    STK1743

AutoStoreTM / POWER-UP RECALL                                                        (VCC = 5.0V � 10%)

                  SYMBOLS                                                            STK1743
NO.
                                                                PARAMETER                           UNITS NOTES
                   Standard
                                                                                     MIN MAX

22  tRESTORE                            Power-Up RECALL Duration                             550    �s  k
                                        STORE Cycle Duration
23  tSTORE                              Time Allowed to Complete SRAM Cycle                  10     ms  g
                                        Low Voltage Trigger Level
24  tDELAY                              Low Voltage Reset Level                      1              �s  g

25  VSWITCH                                                                          4.0     4.5    V

26  VRESET                                                                                   3.9    V

Note k: tRESTORE starts from the time VCC rises above VSWITCH.

AutoStoreTM / POWER-UP RECALL

                    VCC

                5V
        25
    VSWITCH
        26
    VRESET

    AutoStoreTM                                                                        23
                                                                                     tSTORE

POWER-UP RECALL                   22                                           24
                           W  tRESTORE                                       tDELAY

DQ (DATA OUT)

                              POWER-UP  BROWN OUT                  BROWN OUT          BROWN OUT
                                                                    AutoStoreTM        AutoStoreTM
                              RECALL NO STORE DUE TO
                                                                   NO RECALL         RECALL WHEN
                                        NO SRAM WRITES          (VCC DID NOT GO      VCC RETURNS
                                                                 BELOW VRESET)       ABOVE VSWITCH
                                           NO RECALL

                                        (VCC DID NOT GO
                                         BELOW VRESET)

March 1999                                                      7-5
STK1743

SOFTWARE MODE SELECTION

    E           W         A12 - A0 (hex)                       MODE                                I/O                NOTES
                                                                                                                          l
    L           H               0000                       Read SRAM                         Output Data
                                1555                       Read SRAM                         Output Data
                               0AAA                        Read SRAM                         Output Data
                                1FFF                       Read SRAM                         Output Data
                                10F0                       Read SRAM                         Output Data
                                0F0F                   Nonvolatile STORE                    Output High Z

                          0000                         Read SRAM                            Output Data

                          1555                         Read SRAM                            Output Data

    L           H         0AAA                         Read SRAM                            Output Data                      l

                          1FFF                         Read SRAM                            Output Data

                          10F0                         Read SRAM                            Output Data

                          0F0E                         Nonvolatile RECALL                   Output High Z

Note l: The six consecutive addresses must be in the order listed. W must be high during all six consecutive cycles to enable a nonvolatile cycle.

SOFTWARE CYCLES #1 & #2m, n                                                                                     (VCC = 5.0V � 10%)

          SYMBOLS                                                          STK1743-25       STK1743-35           STK1743-45
NO.
                                      PARAMETER                                                                                 UNITS
               #1
                                                                           MIN  MAX         MIN            MAX   MIN  MAX

27     tAVAV       STORE/RECALL Initiation Cycle Time                      25               35                   45             ns

28     tAVELm      Address Set-up Time                                     0                0                    0              ns

29     tELEHm      Clock Pulse Width                                       20               25                   30             ns

30     tELAXg, m   Address Hold Time                                       20               20                   20             ns

31     tRECALL     RECALL Duration                                                      20                 20         20        �s

Note m: The software sequence is clocked with E controlled reads.
Note n: The six consecutive addresses must be in the order listed in the Software Mode Selection Table: (0000, 1555, 0AAA, 1FFF, 10F0, 0F0F) for a

            STORE cycle or (0000, 1555, 0AAA, 1FFF, 10F0, 0F0E) for a RECALL cycle. W must be high during all six consecutive cycles.

SOFTWARE CYCLE: E Controlled

    ADDRESS                         27                                              27

                                tAVAV                                           tAVAV

                          ADDRESS #1                                      ADDRESS #6

                     28                   29

                   tAVEL                tELEH

       E

                                             30                                                / 23        31
                                                                                            tSTORE tRECALL
                                          tELAX
DQ (DATA OUT)                                                                   DATA VALID       HIGH IMPEDENCE
                                        DATA VALID

March 1999                                             7-6
                                                                                                   STK1743

                                                  DEVICE OPERATION

The STK1743 is an 8K x 8 nonvolatile static RAM                                 NOISE CONSIDERATIONS
with a full-function real-time clock (RTC). The data
integrity is secured in EEPROM, not subject to bat-                             Note that the STK1743 is a high-speed memory and
tery or capacitor discharge. The real-time clock reg-                           so must have a high-frequency bypass capacitor of
isters reside in the eight uppermost RAM locations,                             approximately 0.1�F connected between VCC and
and contain century, year, month, date, day, hour,                              VSS, using leads and traces that are as short as pos-
minute and second data in 24-hour BCD format. Cor-                              sible. As with all high-speed CMOS ICs, normal care-
rections for the day of the month and leap years are                            ful routing of power, ground and signals will help
made automatically. This nonvolatile time-keeping                               prevent noise problems.
RAM is functionally similar to any JEDEC standard
8K x 8 SRAM.                                                                    SRAM AND RTC READ

The RTC registers are double-buffered to avoid                                  The STK1743 performs a READ cycle whenever E
access of incorrect data that could otherwise occur                             and G are low and W is high. The address specified
during clock update cycles. The double-buffered                                 on pins A0-12 determines which of the 8,192 data
system prevents time loss by maintaining internal                               bytes will be accessed. When the READ is initiated
clock operation while time register data is accessed.                           by an address transition, the outputs will be valid
The STK1743 contains integral power-fail circuitry                              after a delay of tAVQV (READ cycle #1). If the READ is
that deselects the device when VCC drops below                                  initiated by E or G, the outputs will be valid at tELQV or
VSWITCH.                                                                        at tGLQV, whichever is later (READ cycle #2). The data
                                                                                outputs will repeatedly respond to address changes
The STK1743 is a pin-compatible replacement for                                 within the tAVQV access time without the need for tran-
the ST Microelectronics M48T08 and the Dallas                                   sitions on any control input pins, and will remain valid
Semiconductor DS1743, but without the limitations                               until another address change or until E or G is
of an embedded lithium battery. The Simtek device                               brought high or W is brought low.
uses a double-layer high-value capacitor to maintain
RTC operation on power down for at least 30 days.                               Note that the eight most significant bytes of the
The part can be soldered directly onto printed circuit                          address space are reserved for accessing the RTC
boards and handled without concern for damaging                                 registers, as shown in the Register Map below.
or discharging internal batteries. Unlike some other
RTCs, the STK1743 is Year 2000-compliant.                                       While the double-buffered RTC register structure
                                                                                reduces the chance of reading incorrect data from the
                                                                                clock, the user should halt internal updates to the

RTC REGISTER MAP

ADDRESS                                                            BCD DATA

(HEXADECIMAL)  D7  D6                             D5            D4  D3          D2             D1                      FUNCTION/RANGE
                                                                                                   D0
      1FF8     W   R                              10 Centuries                      Centuries
                                                                                                                  Centuries: 00-39, Control
      1FF9     X       10 Seconds                                                   Seconds                       Seconds: 00 - 59
                                                                                                                  Minutes: 00 - 59
      1FFA     X       10 Minutes                                                   Minutes                       Hours: 00 - 23
                                                                                                                  Days: 01 - 07
      1FFB     X   X                                  10 Hours                      Hours                         Dates: 01 - 31
                                                                                                                  Months: 01 - 12
      1FFC     1   FT                             X             X            X      Days                          Years: 00 - 99

      1FFD     X   X                                  10 Dates                      Dates

      1FFE     X   X                              X   10 Mos.                       Months

      1FFF             10 Years                                                     Years

Key:  R = Read Bit
      W = Write Bit
      1 = Battery Flag High (no battery to fail)
      FT = Frequency Test Bit
      X = Don't Care

March 1999                                                          7-7
STK1743                                                   write protection occurs), access to the internal clock
                                                          register and the SRAM is blocked. At this voltage,
STK1743 clock registers before reading clock data        SRAM data is automatically stored to the integral
to prevent reading of data in transition. Stopping the   EEPROM, and power for the clock oscillator
internal register updates does not affect clock accu-    switches from the VCC pin to the internal capacitor.
racy.                                                    The capacitor maintains clock activity and data until
                                                          VCC returns to its nominal level.
The updating process is stopped by writing a "1" to
the read bit (the seventh most significant bit in the    SOFTWARE NONVOLATILE STORE
control register), and will not restart until a "0" is
written to the read bit. The RTC registers can then      The STK1743 software STORE cycle is initiated by
be read while the internal clock continues to run.       executing sequential READ cycles from six specific
                                                          address locations. During the STORE cycle an erase
Within one second after a "0" is written to the read     of the previous nonvolatile data is first performed,
bit, all STK1743 registers are simultaneously            followed by a program of the nonvolatile elements.
updated.                                                 The program operation copies the SRAM data into
                                                          nonvolatile memory. Once a STORE cycle is initi-
SRAM WRITE AND                                           ated, further input and output are disabled until the
SETTING THE CLOCK                                        cycle is completed.

A WRITE cycle is performed whenever E and W are          Because a sequence of READs from specific
low. The address inputs must be stable prior to          addresses is used for STORE initiation, it is impor-
entering the WRITE cycle and must remain stable          tant that no other READ or WRITE accesses inter-
until either E or W goes high at the end of the cycle.   vene in the sequence or the sequence will be
The data on the common I/O pins DQ0-7 will be writ-      aborted and no STORE or RECALL will take place.
ten into the memory if it is valid tDVWH before the end
of a W controlled WRITE or tDVEH before the end of       To initiate the software STORE cycle, the following
an E controlled WRITE.                                   READ sequence must be performed:

It is recommended that G be kept high during the         1. Read address  0000 (hex)  Valid READ
entire WRITE cycle to avoid data bus contention on       2. Read address  1555 (hex)  Valid READ
the common I/O lines. If G is left low, internal cir-    3. Read address  0AAA (hex)  Valid READ
cuitry will turn off the output buffers tWLQZ after W    4. Read address  1FFF (hex)  Valid READ
goes low.                                                5. Read address  10F0 (hex)  Valid READ
                                                          6. Read address  0F0F (hex)  Initiate STORE cycle
Setting the write bit (the eighth most significant bit
of the control register) to a "1" halts updates to the   The software sequence must be clocked with E
STK1743 registers. The correct day, date and time        controlled READs.
can then be written into the registers in 24-hour
BCD format. Resetting the write bit to "0" transfers     Once the sixth address in the sequence has been
those values to the actual clock counters, after         entered, the STORE cycle will commence and the
which the clock resumes normal operation.                memory accesses will be disabled. It is important
                                                          that READ cycles and not WRITE cycles be used in
CLOCK ACCURACY                                           the sequence, although it is not necessary that G be
                                                          low for the sequence to be valid. After the tSTORE
The STK1743 is guaranteed to be accurate to              cycle time has been fulfilled, the SRAM will again be
                                                          activated for READ and WRITE operation.
within � 1 minute per month at 25�C. The part
                                                          SOFTWARE NONVOLATILE RECALL
requires no additional calibration, and temperature
variations will have a negligible effect in most appli-  A software RECALL cycle is initiated with a
cations.                                                 sequence of READ operations in a manner similar to
                                                          the software STORE initiation. To initiate the RECALL
DATA RETENTION MODE                                      cycle, the following sequence of READ operations
                                                          must be performed:
During normal operation (VCC  4.5V), the STK1743
can be accessed with standard SRAM READ and
WRITE cycles. However, when VCC falls below the
power-fail voltage, VSWITCH (the voltage at which

March 1999  7-8
1. Read address  0000 (hex)       Valid READ                                                         STK1743
2. Read address  1555 (hex)       Valid READ
3. Read address  0AAA (hex)       Valid READ                  latched. When VCC once again exceeds VSWITCH, a
4. Read address  1FFF (hex)       Valid READ                  RECALL cycle will automatically be initiated and will
5. Read address  10F0 (hex)       Valid READ                  take tRESTORE to complete.
6. Read address  0F0E (hex)       Initiate RECALL cycle
                                                              HARDWARE PROTECT
Internally, RECALL is a two-step procedure. First,
the SRAM data is cleared, and second, the nonvola-            The STK1743 offers hardware protection against
tile information is transferred into the SRAM cells.          inadvertent STORE and SRAM WRITE operation dur-
After the tRECALL cycle time the SRAM will once again         ing low-voltage conditions. When VCC < VSWITCH, all
be ready for READ and WRITE operations. The                   software STORE operations and SRAM writes are
RECALL operation in no way alters the data in the             inhibited.
EEPROM cells. The nonvolatile data can be recalled
an unlimited number of times. Note that the RTC               LOW AVERAGE ACTIVE POWER
registers are not affected by nonvolatile operations.
                                                              The STK1743 draws significantly less current when
AutoStoreTM OPERATION                                         it is cycled at times longer than 50ns. Figure 2
                                                              shows the relationship between ICC and READ cycle
The STK1743 uses capacitance built into the mod-              time. Worst-case current consumption is shown for
ule to perform an automatic STORE on power down.              both CMOS and TTL input levels (commercial tem-
                                                              perature range, VCC = 5.5V, 100% duty cycle on chip
In order to prevent unnecessary STORE operations,             enable). Figure 3 shows the same relationship for
automatic STOREs will be ignored unless at least              WRITE cycles. If the chip enable duty cycle is less
one WRITE operation has taken place since the                 than 100%, only standby current is drawn when the
most recent STORE or RECALL cycle. Software-                  chip is disabled. The overall average current drawn
initiated STORE cycles are performed regardless of            by the STK1743 depends on the following items:
whether a WRITE operation has taken place.                    1) CMOS vs. TTL input levels; 2) the duty cycle of
                                                              chip enable; 3) the overall cycle rate for accesses;
POWER-UP RECALL                                               4) the ratio of READs to WRITEs; 5) the operating
                                                              temperature; 6) the VCC level; and 7) I/O loading.
During power up, or after any low-power condition
(VCC < VRESET), an internal recall request will be

100                                                                                                                           100

Average Active Current (mA)80                                                                                                 80
                                                                                                 Average Active Current (mA)
60                                                                                                                            60

40                                                                                                                                                                       TTL
                                                                                                                              40
                                            TTL
20                                                                                                                                                                       CMOS
                                                                                                                              20

                                           CMOS                                                                               0
0

            50   100 150 200                                                                                                       50  100 150 200

                 Cycle Time (ns)                                                                                                       Cycle Time (ns)

     Figure 2: ICC (max) Reads                                                                                                     Figure 3: ICC (max) Writes

March 1999                                               7-9
STK1743

            ORDERING INFORMATION

            STK1743 - D 25 I

                                    Temperature Range
                                       Blank = Commercial (0 to 70�C)
                                       I = Industrial (�40 to 85�C)

                                    Access Time

                                        25 = 25ns
                                        35 = 35ns
                                        45 = 45ns

                                    Package

                                        D = 600 mil Dual In-Line Module

March 1999                    7-10
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