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SAA7109

器件型号:SAA7109
器件类别:配件   
厂商名称:Philips Semiconductors (NXP Semiconductors N.V.)
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器件描述

PC-CODEC

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SAA7109器件文档内容

                              INTEGRATED CIRCUITS

DATA SHEET

SAA7108E; SAA7109E                                2004 Mar 16
PC-CODEC

Product specification
Supersedes data of 2001 Dec 12
Philips Semiconductors                                                         Product specification

  PC-CODEC                                                 SAA7108E; SAA7109E

CONTENTS                                          10.3     Clock and real-time synchronization signals
                                                           Video expansion port (X port)
                                                  10.4     Image port (I port)
                                                           Host port for 16-bit extension of video data I/O
1     FEATURES                                    10.5     (H port)
                                                           Basic input and output timing diagrams for the
1.1   Video decoder                               10.6     I and X ports

1.2   Video scaler                                         BOUNDARY SCAN TEST

1.3   Video encoder                               10.7     Initialization of boundary scan circuit
                                                           Device identification codes
1.4   Common features
                                                           LIMITING VALUES
2     APPLICATIONS                                11
                                                           THERMAL CHARACTERISTICS
3     GENERAL DESCRIPTION                         11.1
                                                           CHARACTERISTICS OF THE DIGITAL
4     QUICK REFERENCE DATA                        11.2     VIDEO ENCODER PART

5     ORDERING INFORMATION                        12       CHARACTERISTICS OF THE DIGITAL
                                                           VIDEO DECODER PART
6     BLOCK DIAGRAMS                              13
                                                           TIMING
7     PINNING                                     14
                                                           Digital video encoder part
8     FUNCTIONAL DESCRIPTION OF DIGITAL           15       Digital video decoder part

      VIDEO ENCODER PART                                   APPLICATION INFORMATION

8.1   Reset conditions                            16       Analog output voltages
                                                           Suggestions for a board layout
8.2   Input formatter                                      I2C-BUS DESCRIPTION

8.3   RGB LUT                                     16.1     Digital video encoder part
                                                           Digital video decoder part
8.4   Cursor insertion                            16.2
                                                           PROGRAMMING START SET-UP OF
8.5   RGB Y-CB-CR matrix                          17       DIGITAL VIDEO DECODER PART

8.6   Horizontal scaler                           17.1     Decoder part
                                                  17.2     Audio clock generation part
8.7   Vertical scaler and anti-flicker filter              Data slicer and data type control part
                                                           Scaler and interfaces
8.8   FIFO
                                                           PACKAGE OUTLINE
8.9   Border generator                            18
                                                           SOLDERING
8.10  Oscillator and Discrete Time Oscillator (DTO) 18.1
                                                           Introduction to soldering surface mount
8.11  Low-pass Clock Generation Circuit (CGC)     18.2     packages
                                                           Reflow soldering
8.12  Encoder                                     19       Wave soldering
                                                           Manual soldering
8.13  RGB processor                                        Suitability of surface mount IC packages for
                                                           wave and reflow soldering methods
8.14  Triple DAC                                  19.1
                                                           DATA SHEET STATUS
8.15  Timing generator                            19.2
                                                           DEFINITIONS
8.16  I2C-bus interface
      Programming the graphics acquisition scaler of 19.3  DISCLAIMERS
8.17                                              19.4     PURCHASE OF PHILIPS I2C COMPONENTS

      the video encoder

8.18  Input levels and formats                    20

9     FUNCTIONAL DESCRIPTION OF DIGITAL           21

      VIDEO DECODER PART                          21.1

9.1   Decoder

9.2   Decoder output formatter                    21.2

9.3   Scaler                                      21.3

9.4   VBI data decoder and capture                21.4

      (subaddresses 40H to 7FH)                   21.5

9.5   Image port output formatter

      (subaddresses 84H to 87H)                   22

9.6   Audio clock generation                      23

      (subaddresses 30H to 3FH)

10    INPUT/OUTPUT INTERFACES AND PORTS 24

      OF DIGITAL VIDEO DECODER PART               25

10.1  Analog terminals

10.2  Audio clock signals

2004 Mar 16                                    2
Philips Semiconductors                                                                Product specification

  PC-CODEC                                                      SAA7108E; SAA7109E

1 FEATURES                                                      � Enhanced ITU 656 output format on IPD output bus
                                                                   containing:
1.1 Video decoder
                                                                   � active video
� Six analog inputs, internal analog source selectors, e.g.
   6 � CVBS or (2 � Y/C and 2 � CVBS) or (1 � Y/C and              � raw CVBS data for INTERCAST applications
   4 � CVBS)                                                          (27 MHz data rate)

� Two analog preprocessing channels in differential                � decoded VBI data
   CMOS style for best S/N-performance                          � Detection of copy protected input signals according to

� Fully programmable static gain or Automatic Gain                 the macrovision standard. Can be used to prevent
   Control (AGC) for the selected CVBS or Y/C channel              unauthorized recording of pay-TV or video tape signals.

� Switchable white peak control                                 1.2 Video scaler

� Two built-in analog anti-aliasing filters                     � Both up and downscaling
                                                                � Conversion to square pixel format
� Two 9-bit video CMOS Analog-To-Digital Converters             � NTSC to 288 lines (video phone)
   (ADCs), digitized CVBS or Y/C signals are available on       � Phase accuracy better than 1/64 pixel or line, horizontally
   the IPD (Image Port Data) port under I2C-bus control
                                                                   or vertically
� On-chip clock generator                                       � Independent scaling definitions for odd and even fields
                                                                � Anti-alias filter for horizontal scaling
� Line-locked system clock frequencies                          � Provides output as

� Digital PLL for horizontal sync processing and clock             � scaled active video
   generation, horizontal and vertical sync detection
                                                                   � raw CVBS data for INTERCAST, WAVE-PHORE,
� Requires only one crystal (either 24.576 MHz or                     POPCON applications or general VBI data decoding
   32.11 MHz) for all standards                                       (27 MHz or sample rate converted)

� Automatic detection of 50 and 60 Hz field frequency,          � Local video output for Y-CB-CR 4 : 2 : 2 format (VMI,
   and automatic switching between PAL and NTSC                    VIP, ZV).
   standards
                                                                1.3 Video encoder
� Luminance and chrominance signal processing for
   PAL BGHI, PAL N, combination PAL N, PAL M,                   � Digital PAL/NTSC encoder with integrated high quality
   NTSC M, NTSC-Japan, NTSC N, NTSC 4.43 and                       scaler and anti-flicker filter for TV output from a PC
   SECAM
                                                                � 27 MHz crystal-stable subcarrier generation
� User programmable luminance peaking or aperture               � Maximum graphics pixel clock 45 MHz at double edged
   correction
                                                                   clocking, synthesized on-chip or from external source
� Cross-colour reduction for NTSC by chrominance comb           � Up to 800 � 600 graphics data at 60 Hz or 50 Hz with
   filtering
                                                                   programmable underscan range
� PAL delay line for correcting PAL phase errors                � Three Digital-to-Analog Converters (DACs) at 27 MHz

� Brightness Contrast Saturation (BCS) and hue control             sample rate for CVBS (BLUE, CB), VBS (GREEN,
   on-chip                                                         CVBS) and C (RED, CR) (signals in parenthesis are
                                                                   optional); all at 10-bit resolution
� Two multi functional real-time output pins controlled by
   I2C-bus

� Multi-standard VBI data slicer decoding World Standard
   Teletext (WST), North-American Broadcast Text
   System (NABTS), Closed Caption (CC), Wide Screen
   Signalling (WSS), Video Programming System (VPS),
   Vertical Interval Time Code (VITC) variants
   (EBU/SMPTE) etc.

� Standard ITU 656 Y-CB-CR 4 : 2 : 2 format (8-bit) on IPD
   output bus

2004 Mar 16                                                  3
Philips Semiconductors                                                               Product specification

  PC-CODEC                                                     SAA7108E; SAA7109E

� Selectable cross-colour reduction to improve CVBS            1.4 Common features
   output
                                                               � 5 V tolerant digital I/O ports
� Non-interlaced CB-Y-CR or RGB input at maximum               � I2C-bus controlled (full read-back ability by an external
   4 : 4 : 4 sampling
                                                                  controller, bit rate up to 400 kbits/s)
� Downscaling from 1 : 1 to 1 : 2 and up to 20% upscaling      � Versatile power-save modes
                                                               � Boundary scan test circuit complies with the "IEEE Std.
� Optional interlaced CB-Y-CR input Digital Versatile Disk
   (DVD)                                                         1149.b1-1994" (separate ID codes for decoder and
                                                                  encoder)
� Optional non-interlaced RGB output to drive second           � Monolithic CMOS 3.3 V device
   VGA monitor (bypass mode, maximum 45 MHz)                   � BGA156 package
                                                               � Moisture Sensitive Level (MSL): e3.
� 3 � 256 bytes RGB Look-Up Table (LUT)
                                                               2 APPLICATIONS
� Support for hardware cursor
                                                               � Notebook (low-power consumption)
� Programmable border colour of underscan area                 � PCMCIA card application
                                                               � AGP based graphics cards
� On-chip 27 MHz crystal oscillator (3rd-harmonic or           � PC editing
   fundamental 27 MHz crystal)                                 � Image processing
                                                               � Video phone applications
� Encoder can be master or slave                               � INTERCAST and PC teletext applications
                                                               � Security applications
� Programmable horizontal and vertical input                   � Hybrid satellite set-top boxes.
   synchronization phase

� Programmable horizontal sync output phase

� Internal Colour Bar Generator (CBG)

� Optional support of various VBI data insertion as

   � WST-625, WSS, VPS

   � WST-525, NABTS

   � Closed Caption, Copy Generation Management
      System (CGMS)

� Macrovision Pay-per-View copy protection system
   rev. 7.01 and rev. 6.1 as option; this applies to
   SAA7108E only. The device is protected by USA patent
   numbers 4631603, 4577216 and 4819098 and other
   intellectual property rights. Use of the Macrovision
   anti-copy process in the device is licensed for
   non-commercial home use only. Reverse engineering or
   disassembly is prohibited. Please contact your nearest
   Philips Semiconductors sales office for more
   information.

2004 Mar 16                                                 4
Philips Semiconductors                                                                            Product specification

  PC-CODEC                                                                  SAA7108E; SAA7109E

3 GENERAL DESCRIPTION                                           including source selection, anti-aliasing filter and
                                                                Analog-to-Digital Converter (ADC), automatic clamp and
The SAA7108E; SAA7109E is a new multi-standard video            gain control, a Clock Generation Circuit (CGC), and a
decoder and encoder chip, offering high quality video input     digital multi-standard decoder (PAL BGHI, PAL M, PAL N,
and TV output processing as required by PC-99                   combination PAL N, NTSC M, NTSC-Japan, NTSC N,
specifications. It enables hardware manufacturers to            NTSC 4.43 and SECAM).
implement versatile video functions on a significantly
reduced printed-circuit board area at very competitive          The decoder includes a brightness, contrast and
costs.                                                          saturation control circuit, a multi-standard VBI data slicer
                                                                and a 27 MHz VBI data bypass. The pure 3.3 V (5 V
Separate pins for supply voltages as well as for I2C-bus        compatible) CMOS circuit SAA7108E; SAA7109E,
control and boundary scan test have been provided for the       consisting of an analog front-end and digital video
video encoder and decoder sections to ensure both               decoder, a digital video encoder and analog back-end, is a
flexible handling and optimized noise behaviour.                highly integrated circuit especially designed for desktop
                                                                video applications.
The video encoder is used to encode PC graphics data at
maximum 800 � 600 resolution to PAL (50 Hz) or NTSC             The decoder is based on the principle of line-locked clock
(60 Hz) video signals. A programmable scaler and                decoding and is able to decode the colour of PAL, SECAM
interlacer ensures properly sized and flicker-free TV           and NTSC signals into ITU-R BT.601 compatible colour
display as CVBS or S-video output.                              component values.

Alternatively, the three Digital-to-Analog Converters           The encoder can operate fully independently at its own
(DACs) can output RGB signals together with a TTL               variable pixel clock, transporting graphics input data, and
composite sync to feed SCART connectors.                        at the line-locked, single crystal-stable video encoding
                                                                clock.
When the scaler/interlacer is bypassed, a second VGA
monitor can be connected to the RGB outputs and                 As an option, it is possible to slave the video PAL/NTSC
separate H and V-syncs as well, thereby serving as an           encoding to the video decoder clock with the encoder FIFO
auxiliary monitor at maximum 800 � 600 resolution/60 Hz         acting as a buffer to decouple the line-locked decoder
(PIXCLK < 45 MHz).                                              clock from the crystal-stable encoder clock.

The video decoder, a 9-bit video input processor, is a
combination of a 2-channel analog pre-processing circuit

4 QUICK REFERENCE DATA

SYMBOL                  PARAMETER                               CONDITIONS  MIN. TYP. MAX. UNIT

VDDD         digital supply voltage                                         3.0 3.3         3.6 V
VDDA         analog supply voltage
Tamb         ambient temperature                                            3.15 3.3        3.45 V
PA+D         analog and digital power dissipation
                                                                            0         -     70  �C

                                                   note 1                   -         -     1.4 W

Note

1. Power dissipation is extremely dependent on programming and selected application.

5 ORDERING INFORMATION

      TYPE    NAME                                           PACKAGE                        VERSION
   NUMBER    BGA156                                      DESCRIPTION                        SOT472-1
                        plastic ball grid array package; 156 balls; body 15 � 15 � 1.15 mm
SAA7108E
SAA7109E

2004 Mar 16                                                  5
Philips Semiconductors                                                                                   Product specification

  PC-CODEC                                                                         SAA7108E; SAA7109E

6 BLOCK DIAGRAMS

handbook, full pagewidth                                        digital video
                                                              input and output

                                                                         X port

                               analog  CVBS, Y/C    ANALOG VIDEO      SCALER       I port     digital
                          video input             ACQUISITION AND                  (IPD)      video output

                                                   DEMODULATOR

                                                  VIDEO DECODER PART

                                                  VIDEO ENCODER PART

             digital video Y-CB-CR/RGB               SCALER             VIDEO      CVBS, Y/C  analog
                                                        AND           ENCODER      RGB        video output
             graphics input            PD
                                                  INTERLACER

                                                                                   MHB903

                                                  Fig.1 Simplified block diagram.

2004 Mar 16                                                        6
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2004 Mar 16                                                                                                                                                                    Philips Semiconductors

                                                            VDDEe         VSSAe          VSSEe         DUMP        TDIe         TCKe        TMSe                   PC-CODEC

                                    VDDAe  VDDXe                   VDDIe          VSSXe         VSSIe        RSET        TRSTe        TDOe

                                    A10, B6, D6 F4 D4 B8 A8 E4 C5, A7, A9 B5 A4 E1 D1 D3

                       C1, C2, B1,  B9, C9,                                                     D5 B7

                       B2, A2, B4,  D9

                       B3, A3, F3,

             PD11 to   H1, H2, H3       INPUT                         RGB LUT                    CURSOR                  RGB TO Y-CB-CR
                  PD0               FORMATTER                      (OR BYPASS)                  INSERTION                      MATRIX

                                                                                                                           (OR BYPASS)

                                       DECIMATOR                   HORIZONTAL                     VERTICAL                      FIFO
                                    4 : 4 : 4 to 4 : 2 : 2            SCALER                    SCALER AND
                                F2                                                              ANTI-FLICKER
               PIXCLKI                (OR BYPASS)
                                                                                                     FILTER
                                G4
7            PIXCLKO

                                       BORDER                           VIDEO                   SAA7108E                       TRIPLE        C6 BLUE_CB_CVBS
                                    GENERATOR                        ENCODER                    SAA7109E                         DAC         C7 GREEN_VBS_CVBS
                                                                                                                                             C8 RED_CR_C
                                          CGC                      OSCILLATOR/                      TIMING                    I2C-BUS
                                     LOW-PASS                            DTO                    GENERATOR                    CONTROL         D8 HSM_CSYNC
                                                                                                                                             D7 VSM

                                                            C3 A5                 A6            G1 F1 G3 E3 C4               G2 E2 D2             mhb902                       Product specification
                                                                      XTALIe
                                                                                  XTALOe                                                                           SAA7108E; SAA7109E

                                                                                                VSVGC HSVGC              SDAe         RESET

                                               TTX_SRES                                  FSVGC         CBO                      SCLe
                                                                                                               TTXRQ_XCLKO2
                                                                          27 MHz

                                                                   Fig.2 Block diagram (video encoder part).
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2004 Mar 16                                                                               k, full pagewidth                                                                                                             Philips Semiconductors

                             LLC2 RTS0 XCLK XPD[7:0]                    XRV XTRI                                                           TEST5 TEST3 TEST1                                                PC-CODEC

                             LLC RTCO RTS1 XDQ                        XRH XRDY            HPD [7:0]                        SDAd SCLd         TEST4 TEST2 TEST0
                                                  (1)

                             M14 L14 L13 K13 L10 M3 M4 K2, K3,          N2 L5 N3 K1                          A13, D12, C12, L12 M11        J2 J1 J3 C10 B10 H13
                                                                                                             B12, A12, C11,
                                                            L1 to L3                                         B11, A11

                                                            M1, M2, N1

                             REAL-TIME OUTPUT EXPANSION PORT PIN MAPPING             I/O CONTROL                           I2C-BUS

                  RES   M12
                    CE
                        N14                                 X PORT I/O FORMATTING    chrominance of 16-bit input                                                                     E14, D14,
             XTOUTd                                                                                                                                                                  C14, B14,
              XTALId    P4   CLOCK GENERATION                                                                                                                                        E13, D13,
                                                                                                                                                                                     C13, B13
             XTALOd     P2           AND                                                                                                   SAA7108E
                                                                                                                                           SAA7109E                                         H14
                  AI11       POWER-ON CONTROL                                        PROGRAMMING                          A/B                                                               G12  IPD [7:0]
                  AI12                                                                   REGISTER                    REGISTER                                                               F13  IDQ
                  AI21  P3                                                                 ARRAY                                                                                            F14  IGPH
                  AI22                                                                                                   MUX                                                                G13  IGPV
                  AI23                                                                                                                                                                           IGP0
                  AI24  P13                                                                                                                                                                 H12  IGP1
                AOUT
                        P11                                                                                  EVENT CONTROLLER                                IMAGE PORT PIN MAPPING         J14  ICLK
                  AI1D
                  AI2D  P10                 DIGITAL                                                                                                                                              ITRDY
                                           DECODER                                                                                                                                               ITRI
                AGND    P9   ANALOG
                                              WITH
                             DUAL          ADAPTIVE                           FIR-PREFILTER                                    HORIZONTAL
                                                                                PRESCALER                                            FINE
8                       P7   ADC              COMB                                    AND                      LINE  VERTICAL
                                             FILTER                            SCALER BCS                      FIFO  SCALING      (PHASE)
                        P6                                                                                   BUFFER               SCALING    VIDEO
                                                                                                                                              FIFO
                        M10                                                                                                                           32
                                                                                                                                             TEXT      to
                        P12                                                                                                                   FIFO   8 (16)
                                                                                                                                                     MUX
                        P8   BOUNDARY                AUDIO                    GENERAL PURPOSE
                                                                                VBI DATA SLICER
                                   SCAN              CLOCK

                        N10          TEST      GENERATION

                                                                        D11, F11,                                                     M7,    VIDEO / TEXT                              G14
                                                                                                                                               ARBITER
                                                                        J4, J11, D10, G11, M8, M9, E11, K4, H4, H11, N7 to N9,                                                       MHB887                             Product specification

                             N4 M6 M5 N6 N5 K12 J13 K14 J12 L8 P5 L4, L11 L7, L9 N11 K11                                   L6, M13 N12, N13                                                                 SAA7108E; SAA7109E

                                   TCKd TDId AMCLK ASCLK VDDXd VDDId                                         VDDAd         VSSEd
                             TRSTd TMSd TDOd ALRCLK AMXCLK VSSXd
                                                                                   VDDEd                            VSSId           VSSAd
                                                                         (1)

             (1) The pins RTCO and ALRCLK are used for configuration of the I2C-bus interface
                   and the definition of the crystal oscillator frequency at RESET (pin strapping).

                                                                                Fig.3 Block diagram (video decoder part).
Philips Semiconductors                                                                      Product specification

  PC-CODEC                                                            SAA7108E; SAA7109E

7 PINNING               PIN TYPE(1)                             DESCRIPTION
        SYMBOL
                        A2   I MSB of encoder input bus with CB-Y-CR 4 : 2 : 2; see Tables 25 to 31 for pin
PD7
                                     assignment
PD4
                        A3   I MSB - 3 of encoder input bus with CB-Y-CR 4 : 2 : 2; see Tables 25 to 31 for
TRSTe
                                     pin assignment
XTALIe
XTALOe                 A4 I/pu test reset input for Boundary Scan Test (BST) (encoder); active LOW; with
DUMP                                       internal pull-up; notes 2 and 3
VSSXe
RSET                   A5   I 27 MHz crystal input (encoder)
VDDAe
HPD0                   A6   O 27 MHz crystal output (encoder)
HPD3
HPD7                   A7   O DAC reference pin (encoder), 12  resistor connected to VSSAe
PD9
                        A8   S ground for oscillator (encoder)
PD8
                        A9   O DAC reference pin (encoder), 1 k resistor connected to VSSAe
PD5
                        A10 S 3.3 V analog supply voltage (encoder)
PD6
                        A11 I/O MSB - 7 of Host Port Data (HPD) output bus
TDIe                   A12 I/O MSB - 4 of HPD output bus
VDDAe                  A13 I/O MSB of HPD output bus
DUMP
VSSAe                  B1   I see Tables 25, 30 and 31 for pin assignment with different encoder input
VDDAe
TEST1                               formats
HPD1
HPD4                   B2   I see Tables 25, 30 and 31 for pin assignment with different encoder input
IPD0
IPD4                                formats
PD11
                        B3   I MSB - 2 of encoder input bus with CB-Y-CR 4 : 2 : 2; see Tables 25 to 31 for
PD10
                                     pin assignment
TTX_SRES
TTXRQ_XCLKO2           B4   I MSB - 1 of encoder input bus with CB-Y-CR 4 : 2 : 2; see Tables 25 to 31 for

VSSIe                               pin assignment
BLUE_CB_CVBS
                        B5 I/pu test data input for BST (encoder); note 4
2004 Mar 16
                        B6   S 3.3 V analog supply voltage (encoder)

                        B7   O DAC reference pin (encoder); connected to A7

                        B8   S analog ground (encoder)

                        B9   S 3.3 V analog supply voltage (encoder)

                        B10  I scan test input 1, do not connect

                        B11 I/O MSB - 6 of HPD output bus
                        B12 I/O MSB - 3 of HPD output bus
                        B13 O MSB - 7 of IPD output bus
                        B14 O MSB - 3 of Image Port Data (IPD) output bus

                        C1   I see Tables 25, 30 and 31 for pin assignment with different encoder input

                                     formats

                        C2   I see Tables 25, 30 and 31 for pin assignment with different encoder input

                                     formats

                        C3   I teletext input or sync reset input (encoder)

                        C4   O teletext request output or 13.5 MHz clock output of the crystal oscillator

                                     (encoder)

                        C5   S digital ground core (encoder)

                        C6   O BLUE or CB or CVBS output

                                                     9
Philips Semiconductors                                                                          Product specification

  PC-CODEC                                                                SAA7108E; SAA7109E

      SYMBOL            PIN TYPE(1)                           DESCRIPTION

GREEN_VBS_CVBS C7            O GREEN or VBS or CVBS output

RED_CR_C                C8   O RED or CR or C output
VDDAe
TEST2                   C9   S 3.3 V analog supply voltage (encoder)

                        C10  I scan test input 2, do not connect

HPD2                    C11 I/O MSB - 5 of HPD output bus
HPD5
IPD1                    C12 I/O MSB - 2 of HPD output bus
IPD5
TDOe                    C13 O MSB - 6 of IPD output bus

                        C14 O MSB - 2 of IPD output bus

                        D1   O test data output for BST (encoder); note 4

RESET                   D2   I reset input (encoder); active LOW

TMSe                    D3 I/pu test mode select input for BST (encoder); note 4

VDDIe                   D4   S 3.3 V digital supply voltage for core (encoder)
VSSIe
VDDXe                   D5   S digital ground core (encoder)
VSM
                        D6   S 3.3 V supply voltage for oscillator (encoder)

                        D7   O vertical synchronization output to VGA monitor (non-interlaced)

HSM_CSYNC               D8   O horizontal synchronization output to VGA monitor (non-interlaced) or

                                     composite sync for RGB-SCART

VDDAe                   D9   S 3.3 V analog supply voltage (encoder)
VDDEd
VDDId                   D10 S 3.3 V digital supply voltage for peripheral cells (decoder)
HPD6
IPD2                    D11 S 3.3 V digital supply voltage for core (decoder)
IPD6
                        D12 I/O MSB - 1 of HPD output bus

                        D13 O MSB - 5 of IPD output bus

                        D14 O MSB - 1 of IPD output bus

TCKe                    E1 I/pu test clock input for BST (encoder); note 4
SCLe
                        E2   I I2C-bus serial clock input (encoder)

HSVGC                   E3 I/O horizontal synchronization output to Video Graphics Controller (VGC)
                                            (optional input)

VSSEe                   E4   S digital ground peripheral cells (encoder)
VSSId
n.c.                    E11 S digital ground core (decoder)
IPD3
                        E12  - not connected

                        E13 O MSB - 4 of IPD output bus

IPD7                    E14 O MSB of IPD output bus

VSVGC                   F1 I/O vertical synchronization output to VGC (optional input)

PIXCLKI                 F2   I pixel clock input (looped through)

PD3                     F3   I MSB - 4 of encoder input bus with CB-Y-CR 4 : 2 : 2; see Tables 25 to 31 for

                                     pin assignment

VDDEe                   F4   S 3.3 V digital supply voltage for peripheral cells (encoder)
VDDId
n.c.                    F11 S 3.3 V digital supply voltage for core (decoder)

                        F12  - not connected

IGPV                    F13 O multi-purpose vertical reference output with IPD output bus

IGP0                    F14 O general purpose output signal 0 with IPD output bus

2004 Mar 16                                          10
Philips Semiconductors                                                                      Product specification

  PC-CODEC                                                            SAA7108E; SAA7109E

        SYMBOL          PIN TYPE(1)                             DESCRIPTION
FSVGC
SDAe                   G1 I/O frame synchronization output to VGC (optional input)
CBO                    G2 I/O I2C-bus serial data input/output (encoder)
PIXCLKO
VDDEd                  G3   O composite blanking output to VGC; active LOW
IGPH
IGP1                   G4   O pixel clock output to VGC
ITRI
PD2                    G11 S 3.3 V digital supply voltage for peripheral cells (decoder)

PD1                    G12 O multi-purpose horizontal reference output with IPD output bus

PD0                    G13 O general purpose output signal 1 with IPD output bus

VSSEd                  G14 I/(O) programmable control signals for IPD output bus
VSSEd
ICLK                   H1   I MSB - 5 of encoder input bus with CB-Y-CR 4 : 2 : 2; see Tables 25 to 31 for
TEST0
IDQ                                 pin assignment
TEST4
TEST5                  H2   I MSB - 6 of encoder input bus with CB-Y-CR 4 : 2 : 2; see Tables 25 to 31 for
TEST3
VDDId                               pin assignment
VDDId
AMXCLK                 H3   I MSB - 7 of encoder input bus with CB-Y-CR 4 : 2 : 2; see Tables 25 to 31 for
ALRCLK
                                     pin assignment
ITRDY
XTRI                   H4   S digital ground for peripheral cells (decoder)
XPD7
XPD6                   H11 S digital ground for peripheral cells (decoder)
VSSId
VSSId                  H12 I/O clock for IPD output bus (optional clock input)
AMCLK
RTS0                   H13 O scan test output, do not connect
ASCLK
XPD5                   H14 O data qualifier for IPD output bus
XPD4
XPD3                   J1   O scan test output, do not connect
VDDId
XRV                    J2   I scan test input, do not connect

2004 Mar 16             J3   I scan test input, do not connect

                        J4   S 3.3 V digital supply voltage for core (decoder)

                        J11  S 3.3 V digital supply voltage for core (decoder)

                        J12  I audio master external clock input

                        J13 (I/)O audio left/right clock output; can be strapped to supply via a 3.3 k resistor to
                                             indicate that the default 24.576 MHz crystal (ALRCLK = 0; internal pull-down)
                                             has been replaced by a 32.110 MHz crystal (ALRCLK = 1); notes 5 and 6

                        J14  I target ready input for IPD output bus

                        K1   I control signal for all X port pins

                        K2 I/O MSB of XPD bus

                        K3 I/O MSB - 1 of XPD bus

                        K4   S digital ground core (decoder)

                        K11 S digital ground core (decoder)

                        K12 O audio master clock output, must be less than 50% of crystal clock

                        K13 O real-time status or sync information line 0

                        K14 O audio serial clock output

                        L1   I/O MSB - 2 of XPD bus

                        L2   I/O MSB - 3 of XPD bus

                        L3   I/O MSB - 4 of XPD bus

                        L4   S 3.3 V digital supply voltage for core (decoder)

                        L5 I/O vertical reference for XPD bus

                                                     11
Philips Semiconductors                                                                           Product specification

  PC-CODEC                                                                 SAA7108E; SAA7109E

        SYMBOL          PIN TYPE(1)                          DESCRIPTION
VSSEd
VDDEd                  L6   S digital ground for peripheral cells (decoder)
VDDXd
VDDEd                  L7   S 3.3 V digital supply voltage for peripheral cells (decoder)
RTS1
VDDId                  L8   S 3.3 V supply voltage for oscillator (decoder)
SDAd
RTCO                   L9   S 3.3 V digital supply voltage for peripheral cells (decoder)

LLC2                   L10 O real-time status or sync information line 1
XPD2
XPD1                   L11 S 3.3 V digital supply voltage for core (decoder)
XCLK                   L12 I/O I2C-bus serial data input/output (decoder)
XDQ
TMSd                   L13 (I/)O real-time control output; contains information about actual system clock
TCKd                                        frequency, field rate, odd/even sequence, decoder status, subcarrier
VSSAd                                       frequency and phase and PAL sequence (see external document "RTC
VDDAd                                       Functional Description", available on request); the RTCO pin is enabled via
VDDAd                                       I2C-bus bit RTCE; see notes 5 and 7 and Table 146
AOUT
SCLd                   L14  O line-locked 1/2 clock output (13.5 MHz nominal)
RES
VSSEd                  M1 I/O MSB - 5 of XPD bus
LLC
XPD0                   M2 I/O MSB - 6 of XPD bus
XRH
XRDY                   M3 I/O clock for XPD bus
TRSTd
                        M4 I/O data qualifier for XPD bus
TDOd
TDId                   M5 I/pu test mode select input for BST (decoder); note 4
VSSAd
VSSAd                  M6 I/pu test clock input for BST (decoder); note 4
VSSAd
AGND                   M7   S analog ground (decoder)
VDDAd
VSSAd                  M8   S 3.3 V analog supply voltage (decoder)
VSSAd
CE                     M9   S 3.3 V analog supply voltage (decoder)

2004 Mar 16             M10 O analog test output (do not connect)

                        M11  I       I2C-bus serial clock input (decoder)

                        M12 O reset output signal; active LOW (decoder)

                        M13 S digital ground for peripheral cells (decoder)

                        M14 O line-locked clock output (27 MHz nominal)

                        N1 I/O MSB - 7 of XPD bus
                        N2 I/O horizontal reference for XPD bus

                        N3   O data input ready for XPD bus

                        N4 I/pu test reset input for BST (decoder); active LOW; with internal pull-up;
                                             notes 2 and 3

                        N5   O test data output for BST (decoder); note 4

                        N6 I/pu test data input for BST (decoder); note 4

                        N7   S analog ground (decoder)

                        N8   S analog ground (decoder)

                        N9   S analog ground (decoder)

                        N10 S analog ground (decoder) connected to substrate

                        N11 S 3.3 V analog supply voltage (decoder)

                        N12 S analog ground (decoder)

                        N13 S analog ground (decoder)

                        N14  I chip enable or reset input (with internal pull-up)

                                     12
Philips Semiconductors                                                                                                Product specification

  PC-CODEC                                                                                      SAA7108E; SAA7109E

SYMBOL                  PIN TYPE(1)                                        DESCRIPTION

XTALId                  P2   I 27 MHz crystal input (decoder)
XTALOd
XTOUTd                  P3   O 27 MHz crystal output (decoder)
VSSXd
AI24                    P4   O crystal oscillator output signal (decoder); auxiliary signal
AI23
AI2D                    P5   S ground for crystal oscillator (decoder)
AI22
AI21                    P6   I analog input 24
AI12
AI1D                    P7   I analog input 23
AI11
                        P8   I differential analog input for channel 2; connect to ground via a capacitor

                        P9   I analog input 22

                        P10  I analog input 21

                        P11  I analog input 12

                        P12  I differential analog input for channel 1; connect to ground via a capacitor

                        P13  I analog input 11

Notes

1. Pin type: I = input, O = output, S = supply, pu = pull-up.

2. For board design without boundary scan implementation connect TRSTe and TRSTd to ground.

3. This pin provides easy initialization of the Boundary Scan Test (BST) circuit. TRSTe and TRSTd can be used to force
     the Test Access Port (TAP) controller to the TEST_LOGIC_RESET state (normal operation) at once.

4. In accordance with the "IEEE1149.1" standard the pads TDIe (TDId), TMSe (TMSd), TCKe (TCKd) and TRSTe
     (TRSTd) are input pads with an internal pull-up resistor and TDOe (TDOd) is a 3-state output pad.

5. Pin strapping is done by connecting the pin to supply via a 3.3 k resistor. During the power-up reset sequence the
     corresponding pins are switched to input mode to read the strapping level. For the default setting no strapping
     resistor is necessary (internal pull-down).

6. Pin ALRCLK: 0 = 24.576 MHz crystal (default); 1 = 32.110 MHz crystal.
7. Pin RTCO: operates as I2C-bus slave address pin; RTCO = 0 slave address 42H/43H (default); RTCO = 1 slave

     address 40H/41H.

                             handbook, halfpage                                         MHB888

                                             P   SAA7108E
                                             N   SAA7109E
                                             M
                                              L
                                             K
                                              J
                                             H
                                             G
                                              F
                                             E
                                             D
                                             C
                                             B
                                             A

                                                 1 2 3 4 5 6 7 8 9 10 11 12 13 14

                                                 Fig.4 Pin configuration.

2004 Mar 16                                      13
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             white to force landscape pages to be rotated correctly when browsing through the pdf in the Acrobat reader. white to force landscape pages to be ...  PC-CODEC

             Table 1 Pin assignment (top view)

                1   2    3    4         5     6      7          8      9  10 11  12               13     14

             A      PD7 PD4 TRSTe XTALIe XTALOe DUMP            VSSXe  RSET VDDAe HPD0 HPD3 HPD7

             B PD9 PD8 PD5    PD6       TDIe  VDDAe  DUMP       VSSAe  VDDAe TEST1 HPD1 HPD4 IPD0 IPD4

             C PD11 PD10 TTX_ TTXRQ_ VSSIe BLUE_ GREEN_ RED_CR_C VDDAe TEST2 HPD2 HPD5            IPD1   IPD5

                         SRES XCLKO2          CB_CVBS VBS_CVBS

             D TDOe RESET TMSe VDDIe VSSIe VDDXe     VSM        HSM_CSYNC VDDAe VDDEd VDDId HPD6  IPD2 IPD6
             E TCKe SCLe HSVGC VSSEe
             F VSVGC PIXCLKI PD3 VDDEe                                    VSSId n.c.              IPD3 IPD7
             G FSVGC SDAe CBO PIXCLKO
                                                                          VDDId n.c.              IGPV IGP0

14                                                                        VDDEd IGPH              IGP1   ITRI

             H PD2  PD1  PD0  VSSEd                                       VSSEd ICLK TEST0 IDQ

             J TEST4 TEST5 TEST3 VDDId                                    VDDId AMXCLK ALRCLK ITRDY

             K XTRI XPD7 XPD6 VSSId                                       VSSId AMCLK RTS0 ASCLK                                                                               Product specification

             L XPD5 XPD4 XPD3 VDDId     XRV   VSSEd  VDDEd      VDDXd  VDDEd RTS1 VDDId SDAd RTCO LLC2                                                             SAA7108E; SAA7109E

             M XPD2 XPD1 XCLK XDQ TMSd TCKd          VSSAd      VDDAd  VDDAd AOUT SCLd RES        VSSEd LLC

             N XPD0 XRH XRDY TRSTd TDOd TDId         VSSAd      VSSAd  VSSAd AGND VDDAd VSSAd     VSSAd  CE

             P      XTALId XTALOd XTOUTd VSSXd AI24  AI23       AI2D   AI22 AI21 AI12 AI1D        AI11
Philips Semiconductors                                                                       Product specification

  PC-CODEC                                                             SAA7108E; SAA7109E

8 FUNCTIONAL DESCRIPTION OF DIGITAL VIDEO                              For ease of analog post filtering the signals are twice
     ENCODER PART                                                      oversampled to 27 MHz before digital-to-analog
                                                                       conversion.
The digital video encoder encodes digital luminance and
colour difference signals (CB-Y-CR) or digital RGB signals             The total filter transfer characteristics (scaler and
into analog CVBS, S-video and, optionally, RGB or                      anti-flicker filter are not taken into account) are illustrated
CR-Y-CB signals. NTSC M, PAL B/G and sub-standards                     in Figs 5 to 10. All three DACs are realized with full 10-bit
are supported.                                                         resolution. The CR-Y-CB to RGB dematrix can be
                                                                       bypassed (optionally) in order to provide the upsampled
The SAA7108E; SAA7109E can be directly connected to a                  CR-Y-CB input signals.
PC video graphics controller with a maximum resolution of
800 � 600 at a 50 or 60 Hz frame rate. A programmable                  The 8-bit multiplexed CB-Y-CR formats are "ITU-R BT.656"
scaler scales the computer graphics picture so that it will fit        (D1 format) compatible, but the SAV and EAV codes can
into a standard TV screen with an adjustable underscan                 be decoded optionally, when the device is operated in
area. Non-interlaced-to-interlaced conversion is optimized             slave mode. For assignment of the input data to the rising
with an adjustable anti-flicker filter for a flicker-free display      or falling clock edge see Tables 25 to 31.
at a very high sharpness.
                                                                       In order to display interlaced RGB signals through a
Besides the most common 16-bit 4 : 2 : 2 CB-Y-CR input                 euro-connector TV set, a separate digital composite sync
format (using 8 pins with double edge clocking), other                 signal (pin HSM_CSYNC) can be generated; it can be
CB-Y-CR and RGB formats are also supported; see                        advanced up to 31 periods of the 27 MHz crystal clock in
Tables 25 to 31.                                                       order to be adapted to the RGB processing of a TV set.

A complete 3 � 256 bytes Look-Up Table (LUT), which can                The SAA7108E; SAA7109E synthesizes all necessary
be used, for example, as a separate gamma corrector, is                internal signals, colour subcarrier frequency and
located in the RGB domain; it can be loaded either through             synchronization signals from that clock.
the video input port PD (Pixel Data) or via the I2C-bus.
                                                                       Wide screen signalling data can be loaded via the I2C-bus
The SAA7108E; SAA7109E supports a 32 � 32 � 2-bit                      and is inserted into line 23 for standards using a 50 Hz
hardware cursor, the pattern of which can also be loaded               field rate.
through the video input port or via the I2C-bus.
                                                                       VPS data for program dependent automatic start and stop
It is also possible to encode interlaced 4 : 2 : 2 video               of such featured VCRs is loadable via the I2C-bus.
signals such as PC-DVD; for that the anti-flicker filter, and
in most cases the scaler, will simply be bypassed.                     The IC also contains Closed Caption and extended data
                                                                       services encoding (line 21), and supports teletext insertion
Besides the applications for video output, the SAA7108E;               for the appropriate bit stream format at a 27 MHz clock rate
SAA7109E can also be used for generating a kind of                     (see Fig.50). It is also possible to load data for the copy
auxiliary VGA output, when the RGB non-interlaced input                generation management system into line 20 of every field
signal is fed to the DACs. This may be of interest for                 (525/60 line counting).
example, when the graphics controller provides a second
graphics window at its video output port.                              A number of possibilities are provided for setting different
                                                                       video parameters such as:
The basic encoder function consists of subcarrier
generation, colour modulation and insertion of                         � Black and blanking level control
synchronization signals at a crystal-stable clock rate of              � Colour subcarrier frequency
13.5 MHz (independent of the actual pixel clock used at                � Variable burst amplitude etc.
the input side), corresponding to an internal 4 : 2 : 2
bandwidth in the luminance/colour difference domain.
Luminance and chrominance signals are filtered in
accordance with the standard requirements of "RS-170-A"
and "ITU-R BT.470-3".

2004 Mar 16                                                        15
Philips Semiconductors                                                                                                           Product specification

  PC-CODEC                                                                                                 SAA7108E; SAA7109E

handbook,  fu6ll  pagewidth                                                                                                          MBE737

      Gv                                                                                                       12 f (MHz) 14

(dB)
       0

           -6

-12

-18

-24

                                 (1)         (2)

-30                          2
-36

-42

-48                                       4                     6       8                                  10

-54
     0

(1) SCBW = 1.
(2) SCBW = 0.

                                      Fig.5 Chrominance transfer characteristic 1.

                                      handbook, h2alfpage                                          MBE735
                                               Gv
                                              (dB)                      (1)
                                                   0                    (2)

                                                 -2

                                      -4

                                      -6  0                0.4     0.8  1.2 f (MHz) 1.6

      (1) SCBW = 1.                   Fig.6 Chrominance transfer characteristic 2.
      (2) SCBW = 0.                                               16

2004 Mar 16
Philips Semiconductors                                                                                               Product specification

  PC-CODEC                                                                                     SAA7108E; SAA7109E

             6                                                                                         MGD672

handbGoovk,  full  pagewidth

(dB)                             (4)
       0                                                                     (2)

-6                                               (3)

                                                                 (1)

-12

-18

-24

-30
-36

-42

-48

-54

                   0          2           4              6                        8            10  12           14

                                                                                                       f (MHz)

(1) CCRS1 = 0; CCRS0 = 1.
(2) CCRS1 = 1; CCRS0 = 0.
(3) CCRS1 = 1; CCRS0 = 1.
(4) CCRS1 = 0; CCRS0 = 0.

                                  Fig.7 Luminance transfer characteristic 1 (excluding scaler).

                                 handbook, h1alfpage                                 MBE736

                                 Gv

                                 (dB)                       (1)

                                       0

                                 -1

                                 -2

                                 -3

                                 -4

                                 -5       0           2                           4 f (MHz) 6

(1) CCRS1 = 0; CCRS0 = 0.

                                  Fig.8 Luminance transfer characteristic 2 (excluding scaler).

2004 Mar 16                                                 17
Philips Semiconductors                                         Product specification

  PC-CODEC                               SAA7108E; SAA7109E

handbook,  fu6ll  pagewidth                                                                                   MGB708

      Gv

(dB)
       0

-6

-12

-18

-24

-30
-36

-42

-48                          2  4  6  8  10                                                               12  f (MHz)  14

-54
     0

                             Fig.9 Luminance transfer characteristic in RGB (excluding scaler).

handbook,  fu6ll  pagewidth                                                                                   MGB706

      Gv

(dB)
       0

-6

-12

-18

-24

-30
-36

-42

-48

-54

                  0          2  4  6  8  10                                                               12 f (MHz) 14

2004 Mar 16                  Fig.10 Colour difference transfer characteristic in RGB (excluding scaler).
                                                                            18
Philips Semiconductors                                                                               Product specification

  PC-CODEC                                                                     SAA7108E; SAA7109E

8.1 Reset conditions                                              If Y-CB-CR is being applied as a 27 Mbyte/s data stream,
                                                                  the output of the input formatter can be used directly to
To activate the reset a pulse at least of 2 crystal clocks        feed the video encoder block.
duration is required.
                                                                  8.3 RGB LUT
During reset (RESET = LOW) plus an extra 32 crystal
clock periods, FSVGC, VSVGC, CBO, HSVGC and                       The three 256-byte RAMs of this block can be addressed
TTX_SRES are set to input mode and HSM_CSYNC and                  by three 8-bit wide signals, thus it can be used to build any
VSM are set to 3-state. A reset also forces the I2C-bus           transformation, e.g. a gamma correction for RGB signals.
interface to abort any running bus transfer and sets it into      In the event that the indexed colour data is applied, the
receive condition.                                                RAMs are addressed in parallel.

After reset, the state of the I/Os and other functions is         The LUTs can either be loaded by an I2C-bus write access
defined by the strapping pins until an I2C-bus access             or can be part of the pixel data input through the PD port.
redefines the corresponding registers; see Table 2.               In the latter case, 256 � 3 bytes for the R, G and B LUT are
                                                                  expected at the beginning of the input video line, two lines
Table 2 Strapping pins                                            before the line that has been defined as first active line,
                                                                  until the middle of the line immediately preceding the first
PIN             TIED    PRESET                                    active line. The first 3 bytes represent the first RGB LUT
                                                                  data, and so on.
FSVGC (pin G1)  LOW NTSC M encoding, PIXCLK
                         fits to 640 � 480 graphics
                         input                                    8.4 Cursor insertion

                HIGH PAL B/G encoding, PIXCLK                     A 32 � 32 dots cursor can be overlaid as an option; the bit
                         fits to 640 � 480 graphics               map of the cursor can be uploaded by an I2C-bus write
                         input                                    access to specific registers or in the pixel data input via the
                                                                  PD port. In the latter case the 256 bytes defining the cursor
VSVGC (pin F1) LOW 4 : 2 : 2 Y-CB-CR graphics                     bit map (2 bits per pixel) are expected immediately
                                    input (format 0)              following the last RGB LUT data in the line preceding the
                                                                  first active line.
                HIGH 4 : 4 : 4 RGB graphics input
                         (format 3)                               The cursor bit map is set up as follows: each pixel
                                                                  occupies 2 bits. The meaning of these bits depends on the
CBO (pin G3)    LOW input demultiplex phase:                      CMODE I2C-bus register as described in Table 5.
                         LSB = LOW                                Transparent means that the input pixels are passed
                                                                  through, the `cursor colours' can be programmed in
                HIGH input demultiplex phase:                     separate registers.
                         LSB = HIGH
                                                                  The bit map is stored with 4 pixels per byte, aligned to the
HSVGC (pin E3) LOW input demultiplex phase:                       least significant bit. So the first pixel is in bits 0 and 1, the
                                    MSB = LOW                     next pixel in bits 3 and 4 and so on. The first index is the
                                                                  column, followed by the row; index 0,0 is the upper left
                HIGH input demultiplex phase:                     corner.
                         MSB = HIGH

TTXRQ_XCLKO2 LOW slave (FSVGC, VSVGC and

(pin C4)                HSVGC are inputs, internal

                        colour bar is active)

                HIGH master (FSVGC, VSVGC                         Table 3 Layout of a byte in the cursor bit map
                         and HSVGC are outputs)

8.2 Input formatter                                                D7 D6        D5 D4        D3 D2        D1 D0
                                                                  pixel n + 3  pixel n + 2  pixel n + 1  pixel n
The input formatter converts all accepted PD input data           D1 D0        D1 D0        D1 D0        D1 D0
formats, either RGB or Y-CB-CR, to a common internal
RGB or Y-CB-CR data stream.                                       For each direction, there are 2 registers controlling the
                                                                  position of the cursor, one controls the position of the
When double-edge clocking is used, the data is internally         `hot spot', the other register controls the insertion position.
split into portions PPD1 and PPD2. The clock edge                 The hot spot is the `tip' of the pointer arrow.
assignment must be set according to the I2C-bus control
bits EDGE1 and EDGE2 for correct operation.

2004 Mar 16                                                   19
Philips Semiconductors                                                                     Product specification

  PC-CODEC                                                           SAA7108E; SAA7109E

It can have any position in the bit map. The actual position         The matrix and formatting blocks can be bypassed for
registers describe the co-ordinates of the hot spot. Again           Y-CB-CR graphics input.
0,0 is the upper left corner. While it is not possible to move
the hot spot beyond the left respectively upper screen               When the auxiliary VGA mode is selected, the output of the
border this is perfectly legal for the right respectively lower      cursor insertion block is immediately directed to the triple
border. It should be noted that the cursor position is               DAC.
described relative to the input resolution.
                                                                     8.6 Horizontal scaler
Table 4 Cursor bit map
                                                                     The high quality horizontal scaler operates on the 4 : 2 : 2
BYTE    D7 D6 D5 D4 D3 D2 D1 D0                                     data stream. Its control engines compensate the colour
0                                                                    phase offset automatically.
1      row 0   row 0         row 0     row 0
2                                                                    The scaler starts processing after a programmable
       column 3 column 2 column 1 column 0                           horizontal offset and continues with a number of input
...                                                                  pixels. Each input pixel is a programmable fraction of the
6      row 0   row 0         row 0     row 0                         current output pixel (XINC/4096). A special case is
                                                                     XINC = 0, this sets the scaling factor to 1.
7      column 7 column 6 column 5 column 4
                                                                     If the SAA7108E; SAA7109E input data is in accordance
...    row 0   row 0         row 0     row 0                         with "ITU-R BT.656", the scaler enters another mode.
254    column  column                                                In this event, XINC needs to be set to 2048 for a scaling
       11      10            column 9 column 8                       factor of 1. With higher values, upscaling will occur.
255
       ...     ...           ...       ...                           The phase resolution of the circuit is 12 bits, giving a
                                                                     maximum offset of 0.2 after 800 input pixels. Small FIFOs
       row 0   row 0         row 0     row 0                         rearrange a 4 : 2 : 2 data stream at the scaler output.
       column  column        column    column
       27      26            25        24                            8.7 Vertical scaler and anti-flicker filter

       row 0   row 0         row 0     row 0                         The functions scaling, Anti-Flicker Filter (AFF) and
       column  column        column    column                        re-interlacing are implemented in the vertical scaler.
       31      30            29        28
                                                                     Besides the entire input frame, it receives the first and last
       ...     ...           ...       ...                           lines of the border to allow anti-flicker filtering.

       row 31  row 31        row 31    row 31                        The circuit generates the interlaced output fields by scaling
       column  column        column    column                        down the input frames with different offsets for odd and
       27      26            25        24                            even fields. Increasing the YSKIP setting reduces the
                                                                     anti-flicker function. A YSKIP value of 4095 switches it off;
       row 31  row 31        row 31    row 31                        see Table 129.
       column  column        column    column
       31      30            29        28                            The programming is similar to the horizontal scaler. For the
                                                                     re-interlacing, the resolutions of the offset registers are not
Table 5 Cursor modes                                                 sufficient, so the weighting factors for the first lines can
                                                                     also be adjusted. YINC = 0 sets the scaling factor to 1;
CURSOR                    CURSOR MODE                                YIWGTO and YIWGTE must not be 0.
PATTERN
              CMODE = 0           CMODE = 1                          Due to the re-interlacing, the circuit can perform upscaling.
                                                                     The maximum factor depends on the setting of the
00           second cursor colour second cursor colour               anti-flicker function and can be derived from the formulae
                                                                     given in Section 8.17.
01           first cursor colour first cursor colour

10           transparent     transparent

11           inverted input  auxiliary cursor

                             colour

8.5 RGB Y-CB-CR matrix

RGB input signals to be encoded to PAL or NTSC are
converted to the Y-CB-CR colour space in this block. The
colour difference signals are fed through low-pass filters
and formatted to a ITU-R BT.601 like 4 : 2 : 2 data stream
for further processing.

2004 Mar 16                                                      20
Philips Semiconductors                                                                     Product specification

  PC-CODEC                                                           SAA7108E; SAA7109E

8.8 FIFO                                                             Input to the encoder, at 27 MHz clock (e.g. DVD), is either
                                                                     originated from computer graphics at pixel clock, fed
The FIFO acts as a buffer to translate from the PIXCLK               through the FIFO and border generator, or a ITU-R BT.656
clock domain to the XTAL clock domain. The write clock is            style signal.
PIXCLK and the read clock is XTAL. An underflow or
overflow condition can be detected via the I2C-bus read              Luminance is modified in gain and in offset (the offset is
access.                                                              programmable in a certain range to enable different black
                                                                     level set-ups). A blanking level can be set after insertion of
In order to avoid underflows and overflows, it is essential          a fixed synchronization pulse tip level, in accordance with
that the frequency of the synthesized PIXCLK matches to              standard composite synchronization schemes. Other
the input graphics resolution and the desired scaling                manipulations used for the Macrovision anti-taping
factor. It is suggested to refer to Tables 6 to 23 for some          process, such as additional insertion of AGC super-white
representative combinations.                                         pulses (programmable in height), are supported by the
                                                                     SAA7108E only.
8.9 Border generator
                                                                     To enable easy analog post filtering, luminance is
When the graphics picture is to be displayed as interlaced           interpolated from a 13.5 MHz data rate to a 27 MHz data
PAL, NTSC, S-video or RGB on a TV screen, it is desired              rate, thereby providing luminance in a 10-bit resolution.
in many cases not to lose picture information due to the             The transfer characteristics of the luminance interpolation
inherent overscanning of a TV set. The desired amount of             filter are illustrated in Figs 7 and 8. Appropriate transients
underscan area, which is achieved through appropriate                at start/end of active video and for synchronization pulses
scaling in the vertical and horizontal direction, can be filled      are ensured.
in the border generator with an arbitrary true colour tint.
                                                                     Chrominance is modified in gain (programmable
8.10 Oscillator and Discrete Time Oscillator (DTO)                   separately for CB and CR), and a standard dependent
                                                                     burst is inserted, before baseband colour signals are
The master clock generation is realized as a 27 MHz                  interpolated from a 6.75 MHz data rate to a 27 MHz data
crystal oscillator, which can operate with either a                  rate. One of the interpolation stages can be bypassed,
fundamental wave crystal or a 3rd-harmonic crystal.                  thus providing a higher colour bandwidth, which can be
                                                                     used for the Y and C output. The transfer characteristics of
The crystal clock supplies the DTO of the pixel clock                the chrominance interpolation filter are illustrated in
synthesizer, the video encoder and the I2C-bus control               Figs 5 and 6.
block. It also usually supplies the triple DAC, with the
exception of the auxiliary VGA mode, where the triple DAC            The amplitude (beginning and ending) of the inserted
is clocked by the pixel clock (PIXCLK).                              burst, is programmable in a certain range that is suitable
                                                                     for standard signals and for special effects. After the
The DTO can be programmed to synthesize all relevant                 succeeding quadrature modulator, colour is provided on
pixel clock frequencies between circa 18 and 44 MHz.                 the subcarrier in 10-bit resolution.

8.11 Low-pass Clock Generation Circuit (CGC)                         The numeric ratio between the Y and C outputs is in
                                                                     accordance with the standards.
This block reduces the phase jitter of the synthesized pixel
clock. It works as a tracking filter for all relevant                8.12.2 TELETEXT INSERTION AND ENCODING (NOT
synthesized pixel clock frequencies.                                             SIMULTANEOUSLY WITH REAL-TIME CONTROL)

8.12 Encoder                                                         Pin TTX_SRES receives a WST or NABTS teletext
                                                                     bitstream sampled at the crystal clock. At each rising edge
8.12.1 VIDEO PATH                                                    of the output signal (TTXRQ) a single teletext bit has to be
                                                                     provided after a programmable delay at input pin
The encoder generates luminance and colour subcarrier                TTX_SRES.
output signals from the Y, CB and CR baseband signals,
which are suitable for use as CVBS or separate Y and C
signals.

2004 Mar 16                                                      21
Philips Semiconductors                                                                    Product specification

  PC-CODEC                                                          SAA7108E; SAA7109E

Phase variant interpolation is achieved on this bitstream in        The transfer curves of luminance and colour difference
the internal teletext encoder, providing sufficient small           components of RGB are illustrated in Figs 9 and 10.
phase jitter on the output text lines.
                                                                    8.14 Triple DAC
TTXRQ_XCLKO2 provides a fully programmable request
signal to the teletext source, indicating the insertion period      Both Y and C signals are converted from digital-to-analog
of bitstream at lines which can be selected independently           in a 10-bit resolution at the output of the video encoder.
for both fields. The internal insertion window for text is set      Y and C signals are also combined into a 10-bit CVBS
to 360 (PAL WST), 296 (NTSC WST) or 288 (NABTS)                     signal.
teletext bits including clock run-in bits. The protocol and
timing are illustrated in Fig.50.                                   The CVBS output signal occurs with the same processing
                                                                    delay as the Y, C and optional RGB or CR-Y-CB outputs.
Alternatively, this pin can be provided with a buffered             Absolute amplitude at the input of the DAC for CVBS is
crystal clock (XCLK) of 13.5 MHz.                                   reduced by 15/16 with respect to Y and C DACs to make
                                                                    maximum use of the conversion ranges.
8.12.3 VIDEO PROGRAMMING SYSTEM (VPS) ENCODING
                                                                    RED, GREEN and BLUE signals are also converted from
Five bytes of VPS information can be loaded via the                 digital-to-analog, each providing a 10-bit resolution.
I2C-bus and will be encoded in the appropriate format into
line 16.                                                            The reference currents of all three DACs can be adjusted
                                                                    individually in order to adapt for different output signals.
8.12.4 CLOSED CAPTION ENCODER                                       In addition, all reference currents can be adjusted
                                                                    commonly to compensate for small tolerances of the
Using this circuit, data in accordance with the specification       on-chip band gap reference voltage.
of Closed Caption or extended data service, delivered by
the control interface, can be encoded (line 21). Two                Alternatively, all currents can be switched off to reduce
dedicated pairs of bytes (two bytes per field), each pair           power dissipation.
preceded by run-in clocks and framing code, are possible.
                                                                    All three outputs can be used to sense for an external load
The actual line number in which data is to be encoded, can          (usually 75 ) during a pre-defined output. A flag in the
be modified in a certain range.                                     I2C-bus status byte reflects whether a load is applied or
                                                                    not.
The data clock frequency is in accordance with the
definition for NTSC M standard 32 times horizontal line             If the SAA7108E; SAA7109E is required to drive a second
frequency.                                                          (auxiliary) VGA monitor, the DACs receive the signal
                                                                    directly from the cursor insertion block. In this event, the
Data LOW at the output of the DACs corresponds to 0 IRE,            DACs are clocked at the incoming PIXCLKI instead of the
data HIGH at the output of the DACs corresponds to                  27 MHz crystal clock used in the video encoder.
approximately 50 IRE.
                                                                    8.15 Timing generator
It is also possible to encode Closed Caption data for 50 Hz
field frequencies at 32 times the horizontal line frequency.        The synchronization of the SAA7108E; SAA7109E is able
                                                                    to operate in two modes; slave mode and master mode.
8.12.5 ANTI-TAPING (SAA7108E ONLY)
                                                                    In slave mode, the circuit accepts sync pulses on the
For more information contact your nearest Philips                   bidirectional FSVGC (frame sync), VSVGC (vertical sync)
Semiconductors sales office.                                        and HSVGC (horizontal sync) pins: the polarities of the
                                                                    signals can be programmed. The frame sync signal is only
8.13 RGB processor                                                  necessary when the input signal is interlaced, in other
                                                                    cases it may be omitted. If the frame sync signal is present,
This block contains a dematrix in order to produce RED,             it is possible to derive the vertical and the horizontal phase
GREEN and BLUE signals to be fed to a SCART plug.                   from it by setting the HFS and VFS bits. HSVGC and
                                                                    VSVGC are not necessary in this case, so it is possible to
Before Y, CB and CR signals are de-matrixed, individual             switch the pins to output mode.
gain adjustment for Y and colour difference signals and
2 times oversampling for luminance and 4 times
oversampling for colour difference signals is performed.

2004 Mar 16                                                     22
Philips Semiconductors                                                                       Product specification

  PC-CODEC                                                             SAA7108E; SAA7109E

Alternatively, the device can be triggered by auxiliary                8.16 I2C-bus interface
codes in a ITU-R BT.656 data stream via PD7 to PD0.
                                                                       The I2C-bus interface is a standard slave transceiver,
Only vertical frequencies of 50 and 60 Hz are allowed with             supporting 7-bit slave addresses and 400 kbits/s
the SAA7108E; SAA7109E. In slave mode, it is not                       guaranteed transfer rate. It uses 8-bit subaddressing with
possible to lock the encoders colour carrier to the line               an auto-increment function. All registers are write and
frequency with the PHRES bits.                                         read, except two read only status bytes.

In the (more common) master mode, the time base of the                 The register bit map consists of an RGB Look-Up Table
circuit is continuously free-running. The IC can output a              (LUT), a cursor bit map and control registers. The LUT
frame sync at pin FSVGC, a vertical sync at pin VSVGC, a               contains three banks of 256 bytes, where each RGB triplet
horizontal sync at pin HSVGC and a composite blanking                  is assigned to one address. Thus a write access needs the
signal at pin CBO. All of these signals are defined in the             LUT address and three data bytes following subaddress
PIXCLK domain. The duration of HSVGC and VSVGC are                     FFH. For further write access auto-incrementing of the
fixed, they are 64 clocks for HSVGC and 1 line for VSVGC.              LUT address is performed. The cursor bit map access is
The leading slopes are in phase and the polarities can be              similar to the LUT access but contains only a single byte
programmed.                                                            per address.

The input line length can be programmed. The field length              The I2C-bus slave address is defined as 88H.
is always derived from the field length of the encoder and
the pixel clock frequency that is being used.                          8.17 Programming the graphics acquisition scaler
                                                                                of the video encoder
CBO acts as a data request signal. The circuit accepts
input data at a programmable number of clocks after CBO                In order to program the graphics acquisition scaler it is first
goes active. This signal is programmable and it is possible            necessary to determine the input and output field timings.
to adjust the following (see Figs 48 and 49):                          The timings are controlled by decoding binary counters
                                                                       that index the position in the current line and field
� The horizontal offset                                                respectively. In both cases, 0 means the start of the sync
                                                                       pulse.
� The length of the active part of the line
                                                                       At 60 Hz, the first visible pixel has the index 256,
� The distance from active start to first expected data                710 pixels can be encoded; at 50 Hz, the index is 284,
                                                                       702 pixels can be visible. Some variables are defined
� The vertical offset separately for odd and even fields               below:

� The number of lines per input field.                                 � InPix: the number of active pixels per input line
                                                                       � InPpl: the length of the entire input line in pixel clocks
In most cases, the vertical offsets for odd and even fields            � InLin: the number of active lines per input field/frame
are equal. If they are not, then the even field will start later.      � TPclk: the pixel clock period
The SAA7108E; SAA7109E will also request the first input               � OutPix: the number of active pixels per output line
lines in the even field, the total number of requested lines           � OutLin: the number of active lines per output field
will increase by the difference of the offsets.                        � TXclk: the encoder clock period (37.037 ns).

As stated above, the circuit can be programmed to accept               The output lines should be centred on the screen. It should
the look-up and cursor data in the first 2 lines of each field.        be noted that the encoder has 2 clocks per pixel;
The timing generator provides normal data request pulses               see Table 106.
for these lines; the duration is the same as for regular lines.
The additional request pulses will be suppressed with                  ADWHS = 256 + 710 - OutPix (60 Hz);
LUTL set to logic 0; see Table 139. The other vertical                 ADWHS = 284 + 702 - OutPix (50 Hz);
timings do not change in this case, so the first active line           ADWHE = ADWHS + OutPix � 2 (all frequencies)
can be number 2, counted from 0.

2004 Mar 16                                                        23
Philips Semiconductors                                                                                                                             Product specification

  PC-CODEC                                                                                                                   SAA7108E; SAA7109E

For vertical, the procedure is the same. At 60 Hz, the first                                                                 Once the timings are known the scaler can be
line with video information is number 19, 240 lines can be                                                                   programmed.
active. For 50 Hz, the numbers are 23 and 287;
see Table 112.                                                                                                               XOFS can be chosen arbitrarily, the condition being that
                                                                                                                             XOFS + XPIX  HLEN is fulfilled. Values given by the
FAL = 19 + 2----4---0-----�----2-O----u----t-L----i-n-- (60 Hz);                                                             VESA display timings are preferred.
FAL = 23 + -2---8---7-----�----2-O----u----t-L----i-n-- (50 Hz);
LAL = FAL + OutLin (all frequencies)                                                                                         HLEN = InPpl - 1 XPIX = I--n----2P----i-x- XINC = O---I--nu---P-t-P--i-x-i--x- � 4096

Most TV sets use overscan, and not all pixels respectively                                                                   XINC needs to be rounded up, it needs to be set to 0 for a
lines are visible. There is no standard for the factor, it is                                                                scaling factor of 1.
highly recommended to make the number of output pixels
and lines adjustable. A reasonable underscan factor is                                                                       YPIX = InLin
10%, giving approximately 640 output pixels per line.
                                                                                                                             YSKIP defines the anti-flicker function. 0 means maximum
The total number of pixel clocks per line and the input                                                                      flicker reduction but minimum vertical bandwidth, 4095
horizontal offset need to be chosen next. The only                                                                           gives no flicker reduction and maximum bandwidth.
constraint is that the horizontal blanking has at least
10 clock pulses.                                                                                                             YINC = I--n-O---L--u-i-n-t--L--+-i-n---2-- � 1 + Y--4---S-0---K-9---I5-P--- � 4096

The required pixel clock frequency can be determined in                                                                      YIWGTO = Y-----I-2N-----C-- + 2048

the following way: Due to the limited internal FIFO size, the                                                                YIWGTE = Y-----I-N-----C-----�--2---Y----S----K----I--P--

input path has to provide all pixels in the same time frame                                                                  When YINC = 0 it sets the scaler to scaling factor 1. The
                                                                                                                             initial weighting factors must not be set to 0 in this case.
as the encoders vertical active time. The scaler also has to                                                                 YIWGTE may go negative. In this event, YINC should be
                                                                                                                             added and YOFSE incremented. This can be repeated as
process the first and last border lines for the anti-flicker                                                                 often as necessary to make YIWGTE positive.

function. Thus:                                                                                                              Due to the limited amount of memory it is not possible to
                                                                                                                             get valid vertical scaler settings only from the formulae
TPclk = -----------------2---6---2----.-5-----�-----1----7---1----6----�-----T----X----c---l-k----------------- (60 Hz)      above. In some cases it is necessary to adjust the vertical
                               I--n-O---L--u-i-n-t--L--+-i-n---2--                                                           offsets or the scaler increment to get valid settings.
InPpl            �  integer                                         �  262.5                                                 Tables 6 to 23 show verified settings. They are organised
                                                                                                                             in the following way: The tables are separate for the
                                                                                                                             standard to be encoded, the input resolution and three
TPclk = -----------------3---1---2----.-5-----�-----1----7---2----8----�-----T----X----c---l-k----------------- (50 Hz)      different anti-flicker filter settings. Each table contains
                               I--n-O---L--u-i-n-t--L--+-i-n---2--                                                           5 vertical sizes with 5 different offsets. They are intended
InPpl            �  integer                                         �  312.5                                                 to be selected according to the current TV set. The
                                                                                                                             corresponding horizontal resolutions of 640 pixels give
                                                                                                                             proper aspect ratios. They can be adjusted according to
and for the pixel clock generator PCL = TT----XP----cc---ll--kk- � 221                                                       the formulae above. The next line gives a minimum size
(all frequencies); see Table 115.                                                                                            intended to fit on the screen under all circumstances. The
                                                                                                                             corresponding horizontal resolution is 620 pixels.
The input vertical offset can be taken from the assumption                                                                   Overscan is only possible with an input resolution of
that the scaler should just have finished writing the first line                                                             800 � 600 pixels. Where possible, the corresponding
when the encoder starts reading it:                                                                                          settings are given on the last lines of the tables.
YOFS = F----A----L-I--n--�-P----1p----l7--�-1---6-T----P�----c-T--l-k-X----c---l-k-- � 2 (60 Hz)

YOFS = F----A----L-I--n--�-P----1p----l7--�-2---8-T----P�----c-T--l-k-X----c---l-k-- � 2 (50 Hz)

In most cases the vertical offsets will be the same for odd
and even fields. The results should be rounded down.

2004 Mar 16                                                                                                              24
Philips Semiconductors                                                                      Product specification

  PC-CODEC                                                            SAA7108E; SAA7109E

8.18 Input levels and formats

The SAA7108E; SAA7109E accepts digital Y, CB, CR or RGB data with levels (digital codes) in accordance with
"ITU-R BT.601"; see Table 24.

For C and CVBS outputs, deviating amplitudes of the colour difference signals can be compensated for by independent
gain control setting, while gain for luminance is set to predefined values, distinguishable for 7.5 IRE set-up or without
set-up.

The RGB, respectively CR-Y-CB path features an individual gain setting for luminance (GY) and colour difference signals
(GCD). Reference levels are measured with a colour bar, 100% white, 100% amplitude and 100% saturation.

Table 6 Y scaler programming at NTSC, input frame size: 640 � 400, full anti-flicker filter

TV LINE OFFSET FAL LAL PCL YINC YSKIP YOFSO YOFSE                                            YIWGTO  YIWGTE

Regular size (horizontal TV size: 640 pixels, offset �10 pixels)                               3128    1080
                                                                                               3128    1080
212          -4         29 241 1851099 2163         0             52  52                       3128    1080
                                                                                               3128    1080
212          -2         31 243 1851099 2163         0             56  56                       3128    1080
                                                                                               3138    1090
212          0          33 245 1851099 2163         0             60  60                       3138    1090
                                                                                               3138    1090
212          2          35 247 1851099 2163         0             63  63                       3138    1090
                                                                                               3138    1090
212          4          37 249 1851099 2163         0             67  67                       3148    1100
                                                                                               3148    1100
214          -4         28 242 1836201 2181         0             50  50                       3148    1100
                                                                                               3148    1100
214          -2         30 244 1836201 2181         0             54  54                       3148    1100
                                                                                               3158    1110
214          0          32 246 1836201 2181         0             57  57                       3158    1110
                                                                                               3158    1110
214          2          34 248 1836201 2181         0             61  61                       3158    1110
                                                                                               3158    1110
214          4          36 250 1836201 2181         0             65  65                       3168    1120
                                                                                               3168    1120
216          -4         27 243 1817578 2202         0             47  47                       3168    1120
                                                                                               3168    1120
216          -2         29 245 1817578 2202         0             51  51                       3168    1120

216          0          31 247 1817578 2202         0             55  55                          0       0

216          2          33 249 1817578 2202         0             58  58                       3087    1039

216          4          35 251 1817578 2202         0             62  62

218          -4         26 244 1802680 2222         0             45  45

218          -2         28 246 1802680 2222         0             49  49

218          0          30 248 1802680 2222         0             53  53

218          2          32 250 1802680 2222         0             56  56

218          4          34 252 1802680 2222         0             60  60

220          -4         25 245 1784057 2245         0             43  43

220          -2         27 247 1784057 2245         0             46  46

220          0          29 249 1784057 2245         0             50  50

220          2          31 251 1784057 2245         0             54  54

220          4          33 253 1784057 2245         0             57  57

Overscan (horizontal size: 710 pixels)

241          0          0  0              0  0      0             0   0

Small size (horizontal size: 620 pixels)

204          0          37 241 1925590 2079         0             70  70

2004 Mar 16                                     25
Philips Semiconductors                                                                      Product specification

  PC-CODEC                                                            SAA7108E; SAA7109E

Table 7 Y scaler programming at NTSC, input frame size: 640 � 400, half anti-flicker filter

TV LINE OFFSET FAL LAL PCL YINC YSKIP YOFSO YOFSE                                            YIWGTO  YIWGTE

Regular size (horizontal TV size: 640 pixels, offset �10 pixels)                               3668     596
                                                                                               3668     596
212          -4         29 241 1851099 3123 1820                  52  52                       3668     596
                                                                                               3668     596
212          -2         31 243 1851099 3123 1820                  56  56                       3668     596
                                                                                               3683     611
212          0          33 245 1851099 3123 1820                  60  60                       3683     611
                                                                                               3683     611
212          2          35 247 1851099 3123 1820                  64  64                       3683     611
                                                                                               3683     611
212          4          37 249 1851099 3123 1820                  67  67                       3698     626
                                                                                               3698     626
214          -4         28 242 1836201 3135 1790                  50  50                       3698     626
                                                                                               3698     626
214          -2         30 244 1836201 3135 1790                  54  54                       3698     626
                                                                                               3714     642
214          0          32 246 1836201 3135 1790                  58  58                       3714     642
                                                                                               3714     642
214          2          34 248 1836201 3135 1790                  61  61                       3714     642
                                                                                               3714     642
214          4          36 250 1836201 3135 1790                  65  65                       3729     657
                                                                                               3729     657
216          -4         27 243 1817578 3145 1750                  48  48                       3729     657
                                                                                               3729     657
216          -2         29 245 1817578 3145 1750                  51  51                       3729     657

216          0          31 247 1817578 3145 1750                  55  55                          0       0

216          2          33 249 1817578 3145 1750                  59  59                       3589     551

216          4          35 251 1817578 3145 1750                  63  63

218          -4         26 244 1802680 3155 1720                  45  45

218          -2         28 246 1802680 3155 1720                  49  49

218          0          30 248 1802680 3155 1720                  53  53

218          2          32 250 1802680 3155 1720                  56  56

218          4          34 252 1802680 3155 1720                  60  60

220          -4         25 245 1784057 3165 1680                  43  43

220          -2         27 247 1784057 3165 1680                  47  47

220          0          29 249 1784057 3165 1680                  50  50

220          2          31 251 1784057 3165 1680                  54  54

220          4          33 253 1784057 3165 1680                  58  58

Full size (horizontal size: 710 pixels)

241          0          0  0              0  0      0             0   0

Small size (horizontal size: 620 pixels)

204          0          37 241 1925590 3087 1980                  70  70

2004 Mar 16                                     26
Philips Semiconductors                                                                      Product specification

  PC-CODEC                                                            SAA7108E; SAA7109E

Table 8 Y scaler programming at NTSC, input frame size: 640 � 400, no anti-flicker filter

TV LINE OFFSET FAL LAL PCL YINC YSKIP YOFSO YOFSE                                          YIWGTO  YIWGTE

Regular size (horizontal TV size: 640 pixels, offset �10 pixels)                             4092     216
                                                                                             4092     216
212          -4         29 241 1851099 4094 3655                  52  52                     4092     216
                                                                                             4092     216
212          -2         31 243 1851099 4094 3655                  56  56                     4092     216
                                                                                             4091     253
212          0          33 245 1851099 4094 3655                  60  60                     4091     253
                                                                                             4091     253
212          2          35 247 1851099 4094 3655                  64  64                     4091     253
                                                                                             4091     253
212          4          37 249 1851099 4094 3655                  68  68                     4091     288
                                                                                             4091     288
214          -4         28 242 1836201 4090 3580                  50  50                     4091     288
                                                                                             4091     288
214          -2         30 244 1836201 4090 3580                  54  54                     4091     288
                                                                                             4092     322
214          0          32 246 1836201 4090 3580                  58  58                     4092     322
                                                                                             4092     322
214          2          34 248 1836201 4088 3580                  61  61                     4092     322
                                                                                             4092     322
214          4          36 250 1836201 4088 3580                  65  65                     4091     358
                                                                                             4091     358
216          -4         27 243 1817578 4093 3510                  48  48                     4091     358
                                                                                             4091     358
216          -2         29 245 1817578 4093 3510                  52  52                     4091     358

216          0          31 247 1817578 4093 3510                  55  55                        0       0

216          2          33 249 1817578 4093 3510                  59  59                     4089      66

216          4          35 251 1817578 4093 3510                  63  63

218          -4         26 244 1802680 4092 3445                  46  46

218          -2         28 246 1802680 4092 3445                  49  49

218          0          30 248 1802680 4092 3445                  53  53

218          2          32 250 1802680 4092 3445                  57  57

218          4          34 252 1802680 4092 3445                  60  60

220          -4         25 245 1784057 4090 3370                  43  43

220          -2         27 247 1784057 4090 3370                  47  47

220          0          29 249 1784057 4090 3370                  50  50

220          2          31 251 1784057 4090 3370                  54  54

220          4          33 253 1784057 4090 3370                  58  58

Full size (horizontal size: 710 pixels)

241          0          0  0              0  0      0             0   0

Small size (horizontal size: 620 pixels)

204          0          37 241 1925590 4087 3950                  70  70

2004 Mar 16                                     27
Philips Semiconductors                                                                      Product specification

  PC-CODEC                                                            SAA7108E; SAA7109E

Table 9 Y scaler programming at NTSC, input frame size: 640 � 480, full anti-flicker filter

TV LINE OFFSET FAL LAL PCL YINC YSKIP YOFSO YOFSE                                            YIWGTO  YIWGTE

Regular size (horizontal TV size: 640 pixels, offset �10 pixels)                               2948     900
                                                                                               2948     900
212          -4         29 241 2219829 1804         0             63  63                       2948     900
                                                                                               2948     900
212          -2         31 243 2219829 1804         0             67  67                       2948     900
                                                                                               2957     909
212          0          33 245 2219829 1804         0             72  72                       2957     909
                                                                                               2957     909
212          2          35 247 2219829 1804         0             77  77                       2957     909
                                                                                               2957     909
212          4          37 249 2219829 1804         0             81  81                       2965     917
                                                                                               2965     917
214          -4         28 242 2201206 1819         0             60  60                       2965     917
                                                                                               2965     917
214          -2         30 244 2201206 1819         0             65  65                       2965     917
                                                                                               2974     926
214          0          32 246 2201206 1819         0             69  69                       2974     926
                                                                                               2974     926
214          2          34 248 2201206 1819         0             73  73                       2974     926
                                                                                               2974     926
214          4          36 250 2201206 1819         0             78  78                       2982     934
                                                                                               2982     934
216          -4         27 243 2178859 1836         0             57  57                       2982     934
                                                                                               2982     934
216          -2         29 245 2178859 1836         0             61  61                       2982     934

216          0          31 247 2178859 1836         0             66  66                          0       0

216          2          33 249 2178859 1836         0             70  70                       2941     866

216          4          35 251 2178859 1836         0             75  75

218          -4         26 244 2160236 1853         0             54  54

218          -2         28 246 2160236 1853         0             59  59

218          0          30 248 2160236 1853         0             63  63

218          2          32 250 2160236 1853         0             68  68

218          4          34 252 2160236 1853         0             72  72

220          -4         25 245 2141613 1870         0             52  52

220          -2         27 247 2141613 1870         0             56  56

220          0          29 249 2141613 1870         0             61  61

220          2          31 251 2141613 1870         0             65  65

220          4          33 253 2141613 1870         0             69  69

Full size (horizontal size: 710 pixels)

241          0          0  0              0  0      0             0   0

Small size (horizontal size: 620 pixels)

204          0          37 241 2309218 1734         0             84  84

2004 Mar 16                                     28
Philips Semiconductors                                                                      Product specification

  PC-CODEC                                                            SAA7108E; SAA7109E

Table 10 Y scaler programming at NTSC, input frame size: 640 � 480, half anti-flicker filter

TV LINE OFFSET FAL LAL PCL YINC YSKIP YOFSO YOFSE                                             YIWGTO  YIWGTE

Regular size (horizontal TV size: 640 pixels, offset �10 pixels)                                3399     327
                                                                                                3399     327
212          -4         29 241 2219829 2704 2048                  63  63                        3399     327
                                                                                                3399     327
212          -2         31 243 2219829 2704 2048                  67  67                        3399     327
                                                                                                3412     340
212          0          33 245 2219829 2704 2048                  72  72                        3412     340
                                                                                                3412     340
212          2          35 247 2219829 2704 2048                  77  77                        3412     340
                                                                                                3412     340
212          4          37 249 2219829 2704 2048                  81  81                        3424     352
                                                                                                3424     352
214          -4         28 242 2201206 2730 2048                  60  60                        3424     352
                                                                                                3424     352
214          -2         30 244 2201206 2730 2048                  65  65                        3424     352
                                                                                                3437     365
214          0          32 246 2201206 2730 2048                  69  69                        3437     365
                                                                                                3437     365
214          2          34 248 2201206 2730 2048                  74  74                        3437     365
                                                                                                3437     365
214          4          36 250 2201206 2730 2048                  78  78                        3450     378
                                                                                                3450     378
216          -4         27 243 2178859 2756 2048                  57  57                        3450     378
                                                                                                3450     378
216          -2         29 245 2178859 2756 2048                  62  62                        3450     378

216          0          31 247 2178859 2756 2048                  66  66                           0       0

216          2          33 249 2178859 2756 2048                  71  71                        3348     276

216          4          35 251 2178859 2756 2048                  75  75

218          -4         26 244 2160236 2781 2048                  55  55

218          -2         28 246 2160236 2781 2048                  59  59

218          0          30 248 2160236 2781 2048                  63  63

218          2          32 250 2160236 2781 2048                  68  68

218          4          34 252 2160236 2781 2048                  72  72

220          -4         25 245 2141613 2807 2048                  52  52

220          -2         27 247 2141613 2807 2048                  57  57

220          0          29 249 2141613 2807 2048                  61  61

220          2          31 251 2141613 2807 2048                  65  65

220          4          33 253 2141613 2807 2048                  70  70

Full size (horizontal size: 710 pixels)

241          0          0  0              0  0      0             0   0

Small size (horizontal size: 620 pixels)

204          0          37 241 2309218 2602 2048                  84  84

2004 Mar 16                                     29
Philips Semiconductors                                                                      Product specification

  PC-CODEC                                                            SAA7108E; SAA7109E

Table 11 Y scaler programming at NTSC, input frame size: 640 � 480, no anti-flicker filter

TV LINE OFFSET FAL LAL PCL YINC YSKIP YOFSO YOFSE                                           YIWGTO  YIWGTE

Regular size (horizontal TV size: 640 pixels, offset �10 pixels)                              3849    3362
                                                                                              3849    3362
212          -4         29 241 2219829 3607 4095                  63  64                      3849    3362
                                                                                              3849    3362
212          -2         31 243 2219829 3607 4095                  68  69                      3849    3362
                                                                                              3866    3413
212          0          33 245 2219829 3607 4095                  72  73                      3866    3413
                                                                                              3866    3413
212          2          35 247 2219829 3607 4095                  77  78                      3866    3413
                                                                                              3866    3413
212          4          37 249 2219829 3607 4095                  81  82                      3883    3464
                                                                                              3883    3464
214          -4         28 242 2201206 3639 4095                  60  61                      3883    3464
                                                                                              3883    3464
214          -2         30 244 2201206 3639 4095                  65  66                      3883    3464
                                                                                              3900    3515
214          0          32 246 2201206 3639 4095                  69  70                      3900    3515
                                                                                              3900    3515
214          2          34 248 2201206 3639 4095                  74  75                      3900    3515
                                                                                              3900    3515
214          4          36 250 2201206 3639 4095                  78  79                      3917    3566
                                                                                              3917    3566
216          -4         27 243 2178859 3675 4095                  57  58                      3917    3566
                                                                                              3917    3566
216          -2         29 245 2178859 3675 4095                  62  63                      3917    3566

216          0          31 247 2178859 3675 4095                  66  67                         0       0

216          2          33 249 2178859 3675 4095                  71  72                      3781    3158

216          4          35 251 2178859 3675 4095                  75  76

218          -4         26 244 2160236 3709 4095                  55  56

218          -2         28 246 2160236 3709 4095                  59  60

218          0          30 248 2160236 3709 4095                  64  65

218          2          32 250 2160236 3709 4095                  68  69

218          4          34 252 2160236 3709 4095                  73  74

220          -4         25 245 2141613 3741 4095                  52  53

220          -2         27 247 2141613 3741 4095                  57  58

220          0          29 249 2141613 3741 4095                  61  62

220          2          31 251 2141613 3741 4095                  65  66

220          4          33 253 2141613 3741 4095                  70  71

Full size (horizontal size: 710 pixels)

241          0          0  0              0  0      0             0   0

Small size (horizontal size: 620 pixels)

204          0          37 241 2309218 3471 4095                  85  86

2004 Mar 16                                     30
Philips Semiconductors                                                                       Product specification

  PC-CODEC                                                             SAA7108E; SAA7109E

Table 12 Y scaler programming at NTSC, input frame size: 800 � 600, full anti-flicker filter

TV LINE OFFSET FAL LAL PCL YINC YSKIP YOFSO YOFSE                                             YIWGTO  YIWGTE

Regular size (horizontal TV size: 640 pixels, offset �10 pixels)                                2769     721
                                                                                                2769     721
212          -4         29 241 3551726 1443   0                   79   79                       2769     721
                                                                                                2769     721
212          -2         31 243 3551726 1443   0                   84   84                       2769     721
                                                                                                2776     728
212          0          33 245 3551726 1443   0                   90   90                       2776     728
                                                                                                2776     728
212          2          35 247 3551726 1443   0                   96   96                       2776     728
                                                                                                2776     728
212          4          37 249 3551726 1443   0                   102  102                      2782     734
                                                                                                2782     734
214          -4         28 242 3518354 1457   0                   75   75                       2782     734
                                                                                                2782     734
214          -2         30 244 3518354 1457   0                   81   81                       2782     734
                                                                                                2789     741
214          0          32 246 3518354 1457   0                   86   86                       2789     741
                                                                                                2789     741
214          2          34 248 3518354 1457   0                   92   92                       2789     741
                                                                                                2789     741
214          4          36 250 3518354 1457   0                   98   98                       2796     748
                                                                                                2796     748
216          -4         27 243 3484982 1470   0                   72   72                       2796     748
                                                                                                2796     748
216          -2         29 245 3484982 1470   0                   77   77                       2796     748

216          0          31 247 3484982 1470   0                   82   82                       2867     819

216          2          33 249 3484982 1470   0                   88   88                       2742     694

216          4          35 251 3484982 1470   0                   94   94

218          -4         26 244 3451610 1484   0                   68   68

218          -2         28 246 3451610 1484   0                   73   73

218          0          30 248 3451610 1484   0                   79   79

218          2          32 250 3451610 1484   0                   85   85

218          4          34 252 3451610 1484   0                   90   90

220          -4         25 245 3423006 1497   0                   65   65

220          -2         27 247 3423006 1497   0                   71   71

220          0          29 249 3423006 1497   0                   76   76

220          2          31 251 3423006 1497   0                   81   81

220          4          33 253 3423006 1497   0                   87   87

Full size (horizontal size: 710 pixels)

241          0          18 259 3122659 1642   0                   42   42

Small size (horizontal size: 620 pixels)

204          0          37 241 3689981 1389   0                   106  106

2004 Mar 16                               31
Philips Semiconductors                                                                       Product specification

  PC-CODEC                                                             SAA7108E; SAA7109E

Table 13 Y scaler programming at NTSC, input frame size: 800 � 600, half anti-flicker filter

TV LINE OFFSET FAL LAL PCL YINC YSKIP YOFSO YOFSE                                             YIWGTO  YIWGTE

Regular size (horizontal TV size: 640 pixels, offset �10 pixels)                                3129      57
                                                                                                3129      57
212          -4         29 241 3551726 2165 2048                  79   79                       3129      57
                                                                                                3129      57
212          -2         31 243 3551726 2165 2048                  85   85                       3129      57
                                                                                                3140      68
212          0          33 245 3551726 2165 2048                  91   91                       3140      68
                                                                                                3140      68
212          2          35 247 3551726 2165 2048                  96   96                       3140      68
                                                                                                3140      68
212          4          37 249 3551726 2165 2048                  102  102                      3150      78
                                                                                                3150      78
214          -4         28 242 3518354 2185 2048                  75   75                       3150      78
                                                                                                3150      78
214          -2         30 244 3518354 2185 2048                  81   81                       3150      78
                                                                                                3160      88
214          0          32 246 3518354 2185 2048                  87   87                       3160      88
                                                                                                3160      88
214          2          34 248 3518354 2185 2048                  92   92                       3160      88
                                                                                                3160      88
214          4          36 250 3518354 2185 2048                  98   98                       3170      98
                                                                                                3170      98
216          -4         27 243 3484982 2205 2048                  72   72                       3170      98
                                                                                                3170      98
216          -2         29 245 3484982 2205 2048                  77   77                       3170      98

216          0          31 247 3484982 2205 2048                  83   83                       3277     205

216          2          33 249 3484982 2205 2048                  89   89                       3089      17

216          4          35 251 3484982 2205 2048                  94   94

218          -4         26 244 3451610 2226 2048                  68   68

218          -2         28 246 3451610 2226 2048                  74   74

218          0          30 248 3451610 2226 2048                  80   80

218          2          32 250 3451610 2226 2048                  85   85

218          4          34 252 3451610 2226 2048                  90   90

220          -4         25 245 3423006 2246 2048                  65   65

220          -2         27 247 3423006 2246 2048                  71   71

220          0          29 249 3423006 2246 2048                  76   76

220          2          31 251 3423006 2246 2048                  81   81

220          4          33 253 3423006 2246 2048                  87   87

Full size (horizontal size: 710 pixels)

241          0          18 259 3122659 2461 2048                  42   42

Small size (horizontal size: 620 pixels)

204          0          37 241 3689981 2083 2048                  106  106

2004 Mar 16                               32
Philips Semiconductors                                                                       Product specification

  PC-CODEC                                                             SAA7108E; SAA7109E

Table 14 Y scaler programming at NTSC, input frame size: 800 � 600, no anti-flicker filter

TV LINE OFFSET FAL LAL PCL YINC YSKIP YOFSO YOFSE                                           YIWGTO  YIWGTE

Regular size (horizontal TV size: 640 pixels, offset �10 pixels)                              3490    2282
                                                                                              3490    2282
212          -4         29 241 3551726 2887 4095                  79   80                     3490    2282
                                                                                              3490    2282
212          -2         31 243 3551726 2887 4095                  85   86                     3490    2282
                                                                                              3504    2323
212          0          33 245 3551726 2887 4095                  91   92                     3504    2323
                                                                                              3504    2323
212          2          35 247 3551726 2887 4095                  96   97                     3504    2323
                                                                                              3504    2323
212          4          37 249 3551726 2887 4095                  102  103                    3517    2364
                                                                                              3517    2364
214          -4         28 242 3518354 2912 4095                  76   77                     3517    2364
                                                                                              3517    2364
214          -2         30 244 3518354 2912 4095                  81   82                     3517    2364
                                                                                              3531    2405
214          0          32 246 3518354 2912 4095                  87   88                     3531    2405
                                                                                              3531    2405
214          2          34 248 3518354 2912 4095                  92   93                     3531    2405
                                                                                              3531    2405
214          4          36 250 3518354 2912 4095                  98   99                     3544    2446
                                                                                              3544    2446
216          -4         27 243 3484982 2941 4095                  72   73                     3544    2446
                                                                                              3544    2446
216          -2         29 245 3484982 2941 4095                  78   79                     3544    2446

216          0          31 247 3484982 2941 4095                  83   84                     3687    2875

216          2          33 249 3484982 2941 4095                  89   90                     3436    2119

216          4          35 251 3484982 2941 4095                  94   95

218          -4         26 244 3451610 2969 4095                  69   70

218          -2         28 246 3451610 2969 4095                  74   75

218          0          30 248 3451610 2969 4095                  80   81

218          2          32 250 3451610 2969 4095                  85   86

218          4          34 252 3451610 2969 4095                  90   91

220          -4         25 245 3423006 2994 4095                  65   66

220          -2         27 247 3423006 2994 4095                  71   72

220          0          29 249 3423006 2994 4095                  76   77

220          2          31 251 3423006 2994 4095                  82   83

220          4          33 253 3423006 2994 4095                  87   88

Full size (horizontal size: 710 pixels)

241          0          18 259 3122659 3282 4095                  42   43

Small size (horizontal size: 620 pixels)

204          0          37 241 3689981 2778 4095                  106  107

2004 Mar 16                               33
Philips Semiconductors                                                                      Product specification

  PC-CODEC                                                            SAA7108E; SAA7109E

Table 15 Y scaler programming at PAL, input frame size: 640 � 400, full anti-flicker filter

TV LINE OFFSET FAL LAL PCL YINC YSKIP YOFSO YOFSE                                            YIWGTO  YIWGTE

Regular size (horizontal TV size: 640 pixels, offset �10 pixels)                               3347    1299
                                                                                               3347    1299
255          -4         35 290 1528590 2600         0             52  52                       3347    1299
                                                                                               3347    1299
255          -2         37 292 1528590 2602         0             55  55                       3347    1299
                                                                                               3357    1309
255          0          39 294 1528590 2602         0             59  59                       3357    1309
                                                                                               3357    1309
255          2          41 296 1528590 2602         0             62  62                       3357    1309
                                                                                               3357    1309
255          4          43 298 1528590 2602         0             65  65                       3367    1319
                                                                                               3367    1319
257          -4         34 291 1516163 2621         0             50  50                       3367    1319
                                                                                               3367    1319
257          -2         36 293 1516163 2623         0             53  53                       3367    1319
                                                                                               3377    1329
257          0          38 295 1516163 2623         0             57  57                       3377    1329
                                                                                               3377    1329
257          2          40 297 1516163 2623         0             60  60                       3377    1329
                                                                                               3377    1329
257          4          42 299 1516163 2623         0             63  63                       3387    1339
                                                                                               3387    1339
259          -4         33 292 1506842 2641         0             49  49                       3387    1339
                                                                                               3387    1339
259          -2         35 294 1506842 2641         0             52  52                       3387    1339

259          0          37 296 1506842 2641         0             55  55                          0       0

259          2          39 298 1506842 2641         0             58  58                       3321    1273

259          4          41 300 1506842 2641         0             61  61

261          -4         32 293 1494414 2661         0             47  47

261          -2         34 295 1494414 2661         0             50  50

261          0          36 297 1494414 2661         0             53  53

261          2          38 299 1494414 2661         0             56  56

261          4          40 301 1494414 2661         0             59  59

263          -4         31 294 1481987 2684         0             45  45

263          -2         33 296 1481987 2684         0             48  48

263          0          35 298 1481987 2684         0             51  51

263          2          37 300 1481987 2684         0             54  54

263          4          39 302 1481987 2684         0             57  57

Full size (horizontal size: 702 pixels)

288          0          0  0              0  0      0             0   0

Small size (horizontal size: 620 pixels)

250          0          41 291 1559659 2549         0             63  63

2004 Mar 16                                     34
Philips Semiconductors                                                                      Product specification

  PC-CODEC                                                            SAA7108E; SAA7109E

Table 16 Y scaler programming at PAL, input frame size: 640 � 400, half anti-flicker filter

TV LINE OFFSET FAL LAL PCL YINC YSKIP YOFSO YOFSE                                            YIWGTO  YIWGTE

Regular size (horizontal TV size: 640 pixels, offset �10 pixels)                               3996     924
                                                                                               3996     924
255          -4         35 290 1528590 3346 1170                  53  53                       3996     924
                                                                                               3996     924
255          -2         37 292 1528590 3346 1170                  56  56                       3996     924
                                                                                               4012     940
255          0          39 294 1528590 3346 1170                  59  59                       4012     940
                                                                                               4012     940
255          2          41 296 1528590 3346 1170                  62  62                       4012     940
                                                                                               4012     940
255          4          43 298 1528590 3346 1170                  65  65                       4070     998
                                                                                               4070     998
257          -4         34 291 1516163 3360 1150                  51  51                       4070     998
                                                                                               4070     998
257          -2         36 293 1516163 3360 1150                  54  54                       4070     998
                                                                                               4042     970
257          0          38 295 1516163 3360 1150                  57  57                       4042     970
                                                                                               4042     970
257          2          40 297 1516163 3360 1150                  60  60                       4042     970
                                                                                               4042     970
257          4          42 299 1516163 3360 1150                  63  63                       4057     985
                                                                                               4057     985
259          -4         33 292 1506842 3362 1120                  49  49                       4057     985
                                                                                               4057     985
259          -2         35 294 1506842 3362 1120                  52  52                       4057     985

259          0          37 296 1506842 3362 1120                  55  55                          0       0

259          2          39 298 1506842 3362 1120                  58  58                       3707    1039

259          4          41 300 1506842 3362 1120                  61  61

261          -4         32 293 1494414 3378 1100                  47  47

261          -2         34 295 1494414 3378 1100                  50  50

261          0          36 297 1494414 3378 1100                  53  53

261          2          38 299 1494414 3378 1100                  56  56

261          4          40 301 1494414 3378 1100                  59  59

263          -4         31 294 1481987 3384 1070                  45  45

263          -2         33 296 1481987 3384 1070                  48  48

263          0          35 298 1481987 3384 1070                  51  51

263          2          37 300 1481987 3384 1070                  54  54

263          4          39 302 1481987 3384 1070                  57  57

Full size (horizontal size: 702 pixels)

288          0          0  0              0  0      0             0   0

Small size (horizontal size: 620 pixels)

250          0          41 291 1559659 3322 1240                  63  63

2004 Mar 16                                     35
Philips Semiconductors                                                                      Product specification

  PC-CODEC                                                            SAA7108E; SAA7109E

Table 17 Y scaler programming at PAL, input frame size: 640 � 400, no anti-flicker filter

TV LINE OFFSET FAL LAL PCL YINC YSKIP YOFSO YOFSE                                          YIWGTO  YIWGTE

Regular size (horizontal TV size: 640 pixels, offset �10 pixels)                             4092     869
                                                                                             4092     869
255          -4         35 290 1528590 4095 2350                  53  53                     4092     869
                                                                                             4092     869
255          -2         37 292 1528590 4095 2350                  56  56                     4092     869
                                                                                             4092     894
255          0          39 294 1528590 4095 2350                  59  59                     4092     894
                                                                                             4092     894
255          2          41 296 1528590 4095 2350                  62  62                     4092     894
                                                                                             4092     894
255          4          43 298 1528590 4095 2350                  65  65                     4092     919
                                                                                             4092     919
257          -4         34 291 1516163 4095 2300                  51  51                     4092     919
                                                                                             4092     919
257          -2         36 293 1516163 4095 2300                  54  54                     4092     919
                                                                                             4092     944
257          0          38 295 1516163 4095 2300                  57  57                     4092     944
                                                                                             4092     944
257          2          40 297 1516163 4095 2300                  60  60                     4092     944
                                                                                             4092     944
257          4          42 299 1516163 4095 2300                  63  63                     4091     968
                                                                                             4091     968
259          -4         33 292 1506842 4093 2250                  49  49                     4091     968
                                                                                             4091     968
259          -2         35 294 1506842 4093 2250                  52  52                     4091     968

259          0          37 296 1506842 4093 2250                  55  55                        0       0

259          2          39 298 1506842 4091 2250                  58  58                     4089     806

259          4          42 301 1506842 4091 2250                  63  63

261          -4         32 293 1494414 4094 2200                  47  47

261          -2         34 295 1494414 4094 2200                  50  50

261          0          36 297 1494414 4094 2200                  53  53

261          2          38 299 1494414 4093 2200                  56  56

261          4          40 301 1494414 4093 2200                  59  59

263          -4         31 294 1481987 4092 2150                  45  45

263          -2         33 296 1481987 4092 2150                  48  48

263          0          35 298 1481987 4092 2150                  51  51

263          2          37 300 1481987 4092 2150                  54  54

263          4          39 302 1481987 4092 2150                  57  57

Full size (horizontal size: 702 pixels)

288          0          0  0              0  0      0             0   0

Small size (horizontal size: 620 pixels)

250          0          41 291 1559659 4087 2470                  63  63

2004 Mar 16                                     36
Philips Semiconductors                                                                      Product specification

  PC-CODEC                                                            SAA7108E; SAA7109E

Table 18 Y scaler programming at PAL, input frame size: 640 � 480, full anti-flicker filter

TV LINE OFFSET FAL LAL PCL YINC YSKIP YOFSO YOFSE                                            YIWGTO  YIWGTE

Regular size (horizontal TV size: 640 pixels, offset �10 pixels)                               3131    1083
                                                                                               3131    1083
255          -4         35 290 1833066 2168         0             63  63                       3131    1083
                                                                                               3131    1083
255          -2         37 292 1833066 2168         0             67  67                       3131    1083
                                                                                               3139    1091
255          0          39 294 1833066 2168         0             71  71                       3139    1091
                                                                                               3139    1091
255          2          41 296 1833066 2168         0             74  74                       3139    1091
                                                                                               3139    1091
255          4          43 298 1833066 2168         0             78  78                       3148    1100
                                                                                               3148    1100
257          -4         34 291 1820638 2185         0             61  61                       3148    1100
                                                                                               3148    1100
257          -2         36 293 1820638 2185         0             65  65                       3148    1100
                                                                                               3156    1108
257          0          38 295 1820638 2185         0             69  69                       3156    1108
                                                                                               3156    1108
257          2          40 297 1820638 2185         0             72  72                       3156    1108
                                                                                               3156    1108
257          4          42 299 1820638 2185         0             76  76                       3165    1117
                                                                                               3165    1117
259          -4         33 292 1805104 2202         0             58  58                       3165    1117
                                                                                               3165    1117
259          -2         35 294 1805104 2202         0             62  62                       3165    1117

259          0          37 296 1805104 2202         0             66  66                          0       0

259          2          39 298 1805104 2204         0             70  70                       3110    1062

259          4          41 300 1805104 2202         0             73  73

261          -4         32 293 1792676 2219         0             56  56

261          -2         34 295 1792676 2219         0             60  60

261          0          36 297 1792676 2219         0             64  64

261          2          38 299 1792676 2219         0             67  67

261          4          40 301 1792676 2219         0             71  71

263          -4         31 294 1777142 2238         0             54  54

263          -2         33 296 1777142 2238         0             58  58

263          0          35 298 1777142 2238         0             61  61

263          2          37 300 1777142 2238         0             65  65

263          4          39 302 1777142 2238         0             69  69

Full size (horizontal size: 702 pixels)

288          0          0  0              0  0      0             0   0

Small size (horizontal size: 620 pixels)

250          0          41 291 1870348 2125         0             76  76

2004 Mar 16                                     37
Philips Semiconductors                                                                      Product specification

  PC-CODEC                                                            SAA7108E; SAA7109E

Table 19 Y scaler programming at PAL, input frame size: 640 � 480, half anti-flicker filter

TV LINE OFFSET FAL LAL PCL YINC YSKIP YOFSO YOFSE                                            YIWGTO  YIWGTE

Regular size (horizontal TV size: 640 pixels, offset �10 pixels)                               3673     601
                                                                                               3673     601
255          -4         35 290 1833066 3254 2048                  63  63                       3673     601
                                                                                               3673     601
255          -2         37 292 1833066 3254 2048                  67  67                       3673     601
                                                                                               3686     614
255          0          39 294 1833066 3254 2048                  71  71                       3686     614
                                                                                               3686     614
255          2          41 296 1833066 3254 2048                  75  75                       3686     614
                                                                                               3686     614
255          4          43 298 1833066 3254 2048                  79  79                       3698     626
                                                                                               3698     626
257          -4         34 291 1820638 3277 2048                  61  61                       3698     626
                                                                                               3698     626
257          -2         36 293 1820638 3277 2048                  65  65                       3698     626
                                                                                               3711     639
257          0          38 295 1820638 3277 2048                  69  69                       3711     639
                                                                                               3711     639
257          2          40 297 1820638 3277 2048                  72  72                       3711     639
                                                                                               3711     639
257          4          42 299 1820638 3277 2048                  76  76                       3724     652
                                                                                               3724     652
259          -4         33 292 1805104 3305 2048                  59  59                       3724     652
                                                                                               3724     652
259          -2         35 294 1805104 3305 2048                  63  63                       3724     652

259          0          37 296 1805104 3305 2048                  66  66                          0       0

259          2          39 298 1805104 3305 2048                  70  70                       3600     607

259          4          41 300 1805104 3305 2048                  74  74

261          -4         32 293 1792676 3328 2048                  57  57

261          -2         34 295 1792676 3328 2048                  60  60

261          0          36 297 1792676 3328 2048                  64  64

261          2          38 299 1792676 3328 2048                  68  68

261          4          40 301 1792676 3328 2048                  71  71

263          -4         31 294 1777142 3354 2048                  54  54

263          -2         33 296 1777142 3354 2048                  58  58

263          0          35 298 1777142 3354 2048                  61  61

263          2          37 300 1777142 3354 2048                  65  65

263          4          39 302 1777142 3354 2048                  69  69

Full size (horizontal size: 702 pixels)

288          0          0  0              0  0      0             0   0

Small size (horizontal size: 620 pixels)

250          0          41 291 1870348 3108 1890                  76  76

2004 Mar 16                                     38
Philips Semiconductors                                                                      Product specification

  PC-CODEC                                                            SAA7108E; SAA7109E

Table 20 Y scaler programming at PAL, input frame size: 640 � 480, no anti-flicker filter

TV LINE OFFSET FAL LAL PCL YINC YSKIP YOFSO YOFSE                                          YIWGTO  YIWGTE

Regular size (horizontal TV size: 640 pixels, offset �10 pixels)                             4091     228
                                                                                             4091     228
255          -4         35 290 1833066 4093 3630                  64  64                     4091     228
                                                                                             4091     228
255          -2         37 292 1833066 4093 3630                  67  67                     4091     228
                                                                                             4091     258
255          0          39 294 1833066 4093 3630                  71  71                     4091     258
                                                                                             4091     258
255          2          41 296 1833066 4093 3630                  75  75                     4091     258
                                                                                             4091     258
255          4          43 298 1833066 4093 3630                  79  79                     4091     288
                                                                                             4091     288
257          -4         34 291 1820638 4090 3570                  61  61                     4091     288
                                                                                             4091     288
257          -2         36 293 1820638 4090 3570                  65  65                     4091     288
                                                                                             4091     318
257          0          38 295 1820638 4090 3570                  69  69                     4091     318
                                                                                             4091     318
257          2          40 297 1820638 4090 3570                  73  73                     4091     318
                                                                                             4091     318
257          4          42 299 1820638 4090 3570                  76  76                     4095     345
                                                                                             4095     345
259          -4         33 292 1805104 4092 3510                  59  59                     4095     345
                                                                                             4095     345
259          -2         35 294 1805104 4092 3510                  63  63                     4095     345

259          0          37 296 1805104 4092 3510                  66  66                        0       0

259          2          39 298 1805104 4092 3510                  70  70                     4090     152

259          4          41 300 1805104 4092 3510                  74  74

261          -4         32 293 1792676 4088 3450                  57  57

261          -2         34 295 1792676 4088 3450                  60  60

261          0          36 297 1792676 4088 3450                  64  64

261          2          38 299 1792676 4088 3450                  68  68

261          4          40 301 1792676 4088 3450                  71  71

263          -4         31 294 1777142 4095 3400                  54  54

263          -2         33 296 1777142 4095 3400                  58  58

263          0          35 298 1777142 4095 3400                  62  62

263          2          37 300 1777142 4095 3400                  65  65

263          4          39 302 1777142 4095 3400                  69  69

Full size (horizontal size: 702 pixels)

288          0          0  0              0  0      0             0   0

Small size (horizontal size: 620 pixels)

250          0          41 291 1870348 4088 3780                  76  76

2004 Mar 16                                     39
Philips Semiconductors                                                                      Product specification

  PC-CODEC                                                            SAA7108E; SAA7109E

Table 21 Y scaler programming at PAL, input frame size: 800 � 600, full anti-flicker filter

TV LINE OFFSET FAL LAL PCL YINC YSKIP YOFSO YOFSE                                            YIWGTO  YIWGTE

Regular size (horizontal TV size: 640 pixels, offset �10 pixels)                               2915     867
                                                                                               2915     867
255          -4         35 290 2930917 1736   0                   79  79                       2915     867
                                                                                               2915     867
255          -2         37 292 2930917 1736   0                   84  84                       2915     867
                                                                                               2922     874
255          0          39 294 2930917 1736   0                   89  89                       2922     874
                                                                                               2922     874
255          2          41 296 2930917 1736   0                   93  93                       2922     874
                                                                                               2922     874
255          4          43 298 2930917 1736   0                   98  98                       2929     881
                                                                                               2929     881
257          -4         34 291 2911033 1749   0                   77  77                       2929     881
                                                                                               2929     881
257          -2         36 293 2911033 1749   0                   81  81                       2929     881
                                                                                               2935     887
257          0          38 295 2911033 1749   0                   86  86                       2935     887
                                                                                               2935     887
257          2          40 297 2911033 1749   0                   91  91                       2935     887
                                                                                               2935     887
257          4          42 299 2911033 1749   0                   95  95                       2942     894
                                                                                               2942     894
259          -4         33 292 2887172 1763   0                   73  73                       2942     894
                                                                                               2942     894
259          -2         35 294 2887172 1763   0                   78  78                       2942     894

259          0          37 296 2887172 1763   0                   83  83                       3027     979

259          2          39 298 2887172 1763   0                   87  87                       2898     850

259          4          41 300 2887172 1763   0                   92  92

261          -4         32 293 2863311 1778   0                   71  71

261          -2         34 295 2863311 1778   0                   75  75

261          0          36 297 2863311 1778   0                   80  80

261          2          38 299 2863311 1778   0                   85  85

261          4          40 301 2863311 1778   0                   89  89

263          -4         31 294 2843427 1790   0                   68  68

263          -2         33 296 2843427 1790   0                   72  72

263          0          35 298 2843427 1790   0                   77  77

263          2          37 300 2843427 1790   0                   82  82

263          4          39 302 2843427 1790   0                   86  86

Full size (horizontal size: 702 pixels)

288          0          22 310 2596864 1960   0                   43  43

Small size (horizontal size: 620 pixels)

250          0          41 291 2990569 1701   0                   95  95

2004 Mar 16                               40
Philips Semiconductors                                                                      Product specification

  PC-CODEC                                                            SAA7108E; SAA7109E

Table 22 Y scaler programming at PAL, input frame size: 800 � 600, half anti-flicker filter

TV LINE OFFSET FAL LAL PCL YINC YSKIP YOFSO YOFSE                                            YIWGTO  YIWGTE

Regular size (horizontal TV size: 640 pixels, offset �10 pixels)                               3349     277
                                                                                               3349     277
255          -4         35 290 2930917 2604 2048                  80  80                       3349     277
                                                                                               3349     277
255          -2         37 292 2930917 2604 2048                  84  84                       3349     277
                                                                                               3359     287
255          0          39 294 2930917 2604 2048                  89  89                       3359     287
                                                                                               3359     287
255          2          41 296 2930917 2604 2048                  94  94                       3359     287
                                                                                               3359     287
255          4          43 298 2930917 2604 2048                  98  98                       3369     297
                                                                                               3369     297
257          -4         34 291 2911033 2625 2048                  77  77                       3369     297
                                                                                               3369     297
257          -2         36 293 2911033 2625 2048                  82  82                       3369     297
                                                                                               3379     307
257          0          38 295 2911033 2625 2048                  86  86                       3379     307
                                                                                               3379     307
257          2          40 297 2911033 2625 2048                  91  91                       3379     307
                                                                                               3379     307
257          4          42 299 2911033 2625 2048                  96  96                       3390     318
                                                                                               3390     318
259          -4         33 292 2887172 2645 2048                  74  74                       3390     318
                                                                                               3390     318
259          -2         35 294 2887172 2645 2048                  79  79                       3390     318

259          0          37 296 2887172 2645 2048                  83  83                       3517     445

259          2          39 298 2887172 2645 2048                  88  88                       3323     251

259          4          41 300 2887172 2645 2048                  92  92

261          -4         32 293 2863311 2666 2048                  71  71

261          -2         34 295 2863311 2666 2048                  75  75

261          0          36 297 2863311 2666 2048                  80  80

261          2          38 299 2863311 2666 2048                  85  85

261          4          40 301 2863311 2666 2048                  89  89

263          -4         31 294 2843427 2686 2048                  68  68

263          -2         33 296 2843427 2686 2048                  73  73

263          0          35 298 2843427 2686 2048                  77  77

263          2          37 300 2843427 2686 2048                  82  82

263          4          39 302 2843427 2686 2048                  86  86

Full size (horizontal size: 702 pixels)

288          0          22 310 2596864 2940 2048                  43  43

Small size (horizontal size: 620 pixels)

250          0          41 291 2990569 2553 2048                  96  96

2004 Mar 16                               41
Philips Semiconductors                                                                      Product specification

  PC-CODEC                                                            SAA7108E; SAA7109E

Table 23 Y scaler programming at PAL, input frame size: 800 � 600, no anti-flicker filter

TV LINE OFFSET FAL LAL PCL YINC YSKIP YOFSO YOFSE                                          YIWGTO  YIWGTE

Regular size (horizontal TV size: 640 pixels, offset �10 pixels)                             3783    3161
                                                                                             3783    3161
255          -4         35 290 2930917 3473 4095                  80  81                     3783    3161
                                                                                             3783    3161
255          -2         37 292 2930917 3473 4095                  84  85                     3783    3161
                                                                                             3796    3202
255          0          39 294 2930917 3473 4095                  89  90                     3796    3202
                                                                                             3796    3202
255          2          41 296 2930917 3473 4095                  94  95                     3796    3202
                                                                                             3796    3202
255          4          43 298 2930917 3473 4095                  99  100                    3810    3242
                                                                                             3810    3242
257          -4         34 291 2911033 3500 4095                  77  78                     3810    3242
                                                                                             3810    3242
257          -2         36 293 2911033 3500 4095                  82  83                     3810    3242
                                                                                             3823    3284
257          0          38 295 2911033 3500 4095                  87  88                     3823    3284
                                                                                             3823    3284
257          2          40 297 2911033 3500 4095                  91  92                     3823    3284
                                                                                             3823    3284
257          4          42 299 2911033 3500 4095                  96  97                     3837    3324
                                                                                             3837    3324
259          -4         33 292 2887172 3527 4095                  74  75                     3837    3324
                                                                                             3837    3324
259          -2         35 294 2887172 3527 4095                  79  80                     3837    3324

259          0          37 296 2887172 3527 4095                  83  84                     4007    3836

259          2          39 298 2887172 3527 4095                  88  89                     3748    3059

259          4          41 300 2887172 3527 4095                  93  94

261          -4         32 293 2863311 3555 4095                  71  72

261          -2         34 295 2863311 3555 4095                  76  77

261          0          36 297 2863311 3555 4095                  80  81

261          2          38 299 2863311 3555 4095                  85  86

261          4          40 301 2863311 3555 4095                  89  90

263          -4         31 294 2843427 3582 4095                  68  69

263          -2         33 296 2843427 3582 4095                  73  74

263          0          35 298 2843427 3582 4095                  78  79

263          2          37 300 2843427 3582 4095                  82  83

263          4          39 302 2843427 3582 4095                  87  88

Full size (horizontal size: 702 pixels)

288          0          22 310 2596864 3923 4095                  44  45

Small size (horizontal size: 620 pixels)

250          0          41 291 2990569 3405 4095                  96  97

2004 Mar 16                               42
Philips Semiconductors                                                                                Product specification

  PC-CODEC                                                                      SAA7108E; SAA7109E

Table 24 "ITU-R BT.601" signal component levels                Table 26 Pin assignment for input format 1

                        SIGNALS(1)                             5 + 5 + 5-BIT 4 : 4 : 4 NON-INTERLACED RGB

  COLOUR     Y CB CR R                      G       B                   PIN        FALLING      RISING
                                                                                CLOCK EDGE  CLOCK EDGE
White        235 128 128 235 235 235                           PD7
Yellow                                                         PD6                      G2           X
Cyan         210 16 146 235 235 16                             PD5                      G1          R4
Green                                                          PD4                      G0          R3
Magenta      170 166 16 16 235 235                             PD3                      B4          R2
Red                                                            PD2                      B3          R1
Blue         145 54 34 16 235 16                               PD1                      B2          R0
Black                                                          PD0                      B1          G4
             106 202 222 235 16 235                                                     B0          G3

             81 90 240 235 16 16

             41 240 110 16 16 235

             16 128 128 16 16 16

Note                                                           Table 27 Pin assignment for input format 2
1. Transformation:
                                                               5 + 6 + 5-BIT 4 : 4 : 4 NON-INTERLACED RGB
     a) R = Y + 1.3707 � (CR - 128)
     b) G = Y - 0.3365 � (CB - 128) - 0.6982 � (CR - 128)               PIN        FALLING      RISING
     c) B = Y + 1.7324 � (CB - 128).                                            CLOCK EDGE  CLOCK EDGE
                                                               PD7
Table 25 Pin assignment for input format 0                     PD6                      G2          R4
                                                               PD5                      G1          R3
      8 + 8 + 8-BIT 4 : 4 : 4 NON-INTERLACED                   PD4                      G0          R2
                        RGB/CB-Y-CR                            PD3                      B4          R1
                                                               PD2                      B3          R0
      PIN               FALLING             RISING             PD1                      B2          G5
                                                               PD0                      B1          G4
             CLOCK EDGE CLOCK EDGE                                                      B0          G3

PD11                    G3/Y3               R7/CR7             Table 28 Pin assignment for input format 3
PD10                    G2/Y2               R6/CR6
PD9                     G1/Y1               R5/CR5             8 + 8 + 8-BIT 4 : 2 : 2 NON-INTERLACED CB-Y-CR
PD8                     G0/Y0               R4/CR4
PD7                     B7/CB7              R3/CR3                           FALLING RISING FALLING RISING
PD6                     B6/CB6              R2/CR2
PD5                     B5/CB5              R1/CR1             PIN           CLOCK CLOCK CLOCK CLOCK
PD4                     B4/CB4              R0/CR0                            EDGE EDGE EDGE EDGE
PD3                     B3/CB3              G7/Y7
PD2                     B2/CB2              G6/Y6                            n  n           n+1            n+1
PD1                     B1/CB1              G5/Y5
PD0                     B0/CB0              G4/Y4              PD7           CB7(0) Y7(0) CR7(0) Y7(1)

                                                               PD6           CB6(0) Y6(0) CR6(0) Y6(1)

                                                               PD5           CB5(0) Y5(0) CR5(0) Y5(1)

                                                               PD4           CB4(0) Y4(0) CR4(0) Y4(1)

                                                               PD3           CB3(0) Y3(0) CR3(0) Y3(1)

                                                               PD2           CB2(0) Y2(0) CR2(0) Y2(1)

                                                               PD1           CB1(0) Y1(0) CR1(0) Y1(1)

                                                               PD0           CB0(0) Y0(0) CR0(0) Y0(1)

2004 Mar 16                                                43
Philips Semiconductors                                                                   Product specification

  PC-CODEC                                                         SAA7108E; SAA7109E

Table 29 Pin assignment for input format 4              Table 31 Pin assignment for input format 6

8 + 8 + 8-BIT 4 : 2 : 2 INTERLACED CB-Y-CR                    8 + 8 + 8-BIT 4 : 4 : 4 NON-INTERLACED
        (ITU-R BT.656, 27 MHz CLOCK)                                            RGB/CB-Y-CR

              RISING    RISING   RISING     RISING            PIN  FALLING                          RISING
              CLOCK     CLOCK    CLOCK      CLOCK
    PIN        EDGE      EDGE     EDGE       EDGE                  CLOCK EDGE CLOCK EDGE

PD7               n      n+1      n+2        n+3        PD11       G4/Y4                            R7/CR7
PD6                                                     PD10       G3/Y3                            R6/CR6
PD5           CB7(0)     Y7(0)   CR7(0)      Y7(1)      PD9        G2/Y2                            R5/CR5
PD4           CB6(0)     Y6(0)   CR6(0)      Y6(1)      PD8        B7/CB7                           R4/CR4
PD3           CB5(0)     Y5(0)   CR5(0)      Y5(1)      PD7        B6/CB6                           R3/CR3
PD2           CB4(0)     Y4(0)   CR4(0)      Y4(1)      PD6        B5/CB5                           G7/Y7
PD1           CB3(0)     Y3(0)   CR3(0)      Y3(1)      PD5        B4/CB4                           G6/Y6
PD0           CB2(0)     Y2(0)   CR2(0)      Y2(1)      PD4        B3/CB3                           G5/Y5
              CB1(0)     Y1(0)   CR1(0)      Y1(1)      PD3        G0/Y0                            R2/CR2
              CB0(0)     Y0(0)   CR0(0)      Y0(1)      PD2        B2/CB2                           R1/CR1
                                                        PD1        B1/CB1                           R0/CR0
Table 30 Pin assignment for input format 5; note 1      PD0        B0/CB0                           G1/Y1

      8-BIT NON-INTERLACED INDEX COLOUR

         PIN            FALLING             RISING

                    CLOCK EDGE CLOCK EDGE

PD11                    X                   X
PD10
PD9                     X                   X
PD8
PD7                     X                   X
PD6
PD5                     X                   X
PD4
PD3                     INDEX7              X
PD2
PD1                     INDEX6              X
PD0
                        INDEX5              X

                        INDEX4              X

                        INDEX3              X

                        INDEX2              X

                        INDEX1              X

                        INDEX0              X

Note
1. X = don't care.

2004 Mar 16                                         44
Philips Semiconductors                                                         Product specification

  PC-CODEC                                               SAA7108E; SAA7109E

9 FUNCTIONAL DESCRIPTION OF DIGITAL VIDEO DECODER PART
9.1 Decoder
9.1.1 ANALOG INPUT PROCESSING
The SAA7108E; SAA7109E offers six analog signal inputs, two analog main channels with source switch, clamp circuit,
analog amplifier, anti-alias filter and video 9-bit CMOS ADC; see Fig.14.

9.1.2 ANALOG CONTROL CIRCUITS
The anti-alias filters are adapted to the line-locked clock frequency via a filter control circuit. The characteristics are
illustrated in Fig.11. During the vertical blanking period, gain and clamping control is frozen.

                                                                 MGD138

     6

V
(dB)

     0

-6

-12

-18

-24

-30

-36

-42     0               2  4  6      8                   10  12           14

                                                                 f (MHz)

                              Fig.11 Anti-alias filter.

2004 Mar 16                      45
Philips Semiconductors                                                                    Product specification

  PC-CODEC                                                          SAA7108E; SAA7109E

9.1.2.1 Clamping                                                    The AGC (automatic gain control for luminance) is used to
                                                                    amplify a CVBS or Y signal to the required signal
The clamping control circuit controls the correct clamping          amplitude, which is matched to the ADCs input voltage
of the analog input signals. A coupling capacitor is used to        range. The AGC active time is the sync bottom of the video
store and filter the clamping voltage. An internal digital          signal.
clamp comparator generates the information with respect
to clamp-up or clamp-down. The clamping levels for the              Signal (white) peak control limits the gain at signal
two ADC channels are fixed for luminance (60) and                   overshoots. The influence of supply voltage variation
chrominance (128). Clamping time in normal use is set               within the specified range is automatically eliminated by
with the HCL pulse at the back porch of the video signal.           clamping and automatic gain control. The flow charts show
                                                                    more details of the AGC; see Figs 15 and 16.
9.1.2.2 Gain control

The gain control circuit receives (via the I2C-bus) the static
gain levels for the two analog amplifiers, or controls one of
these amplifiers automatically via a built-in Automatic Gain
Control (AGC) as part of the Analog Input Control (AICO).

                                   TV line                          analog input level                         controlled
                  analog line blanking                                                                      ADC input level

255                                                                                                                    0 dB

                    GAIN CLAMP                                                       +3 dB   maximum        MHB325
60                                                                                     0 dB     range 9 dB

1                                                                   (1 V (p-p) 18/56 )       minimum
                                                                                     -6 dB

                        HCL

             HSY                            MGL065

Fig.12 Analog line with clamp (HCL) and gain                        Fig.13 Automatic gain range.
          range (HSY).

2004 Mar 16                                                     46
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2004 Mar 16                                                            ndbook, full pagewidth                          TEST                                                    Philips Semiconductors
                                                                                                                   SELECTOR
                                                                                                                                    M10                            PC-CODEC
                                                                                                                       AND                        AOUT
                                                                                                                     BUFFER
             AI24 P6   SOURCE      CLAMP        ANALOG                 ANTI-ALIAS               BYPASS              AOSL [1:0]
             AI23 P7   SWITCH      CIRCUIT     AMPLIFIER                  FILTER                SWITCH
             AI2D P8                                                                                                   ADC2
                                                  DAC9                                         FUSE [1:0]
             AI22 P9                                                                                                   ADC1
             AI21 P10                                                                           BYPASS
                                                                                                 SWITCH
             AI12 P11  SOURCE      CLAMP        ANALOG                 ANTI-ALIAS
             AI1D P12  SWITCH      CIRCUIT     AMPLIFIER                  FILTER                FUSE [1:0]
             AI11 P13
                                                  DAC9

47

                         MODE        CLAMP        GAIN                 ANTI-ALIAS                 VERTICAL
                       CONTROL     CONTROL     CONTROL                 CONTROL                    BLANKING
                                                                                                  CONTROL
                         MODE3     HCL         GLIMB HSY  HOLDG
                         MODE2                 GLIMT      GAFIX                                 VBSL VBLNK
                         MODE1                 WIPA       WPOFF                                             SVREF               99
                         MODE0                 SLTCA      GUDL [1:0]
                                                          GAI [28:20]                          ANALOG CONTROL
                                                          GAI [18:10]                                                                                                          Product specification
                                                          HLNRS
                                                          UPTCV                                                                                                    SAA7108E; SAA7109E

                                                          CROSS MULTIPLEXER

                                9           9                                                                                             99   MHB892
                                                                                                                                AD2BYP AD1BYP
                       CVBS/LUM CVBS/CHR

                       Fig.14 Analog input processing using the SAA7108E; SAA7109E as differential front-end with 9-bit ADC.
Philips Semiconductors                                                                                          Product specification

  PC-CODEC                                                                                SAA7108E; SAA7109E

                                               ANALOG INPUT

                                               AMPLIFIER          gain              DAC          9

                                            ANTI-ALIAS FILTER

                                               ADC

                                                               9
                                                                           LUMA/CHROMA DECODER

                                 NO ACTION     1 VBLK 0

                                                      1 HOLDG 0

                                                               1        X     0

                                                                           1 HSY 0

                                            0 >254 1

                                 0      <4  1         1 <1              0              1 >254 0

                                               X=0                               X=1

                                    1 >248 0

                                 +1/ F      +1/L -1/LLC2             +1/LLC2 -1/LLC2         +/- 0

                        STOP                   GAIN ACCUMULATOR (18 BITS)

                                                      ACTUAL GAIN VALUE 9-BIT (AGV) [-3/+6 dB]

                                                          1       X        0

                                                                     1     HSY      0

                                                                                 1     Y  0

                                                      AGV                  UPDATE            FGV
                                                                     GAIN VALUE 9-BIT
X = system variable.                                                                           MHB531
Y = (IAGV - FGVI) > GUDL.
VBLK = vertical blanking pulse.
HSY = horizontal sync pulse.
AGV = actual gain value.
FGV = frozen gain value.

                                               Fig.15 Gain flow chart.

2004 Mar 16                                               48
Philips Semiconductors                                                                                    Product specification

  PC-CODEC                                                                          SAA7108E; SAA7109E

                                                ANALOG INPUT
                                                        ADC

             NO BLANKING ACTIVE                 1     VBLK  0

                                           <- CLAMP                GAIN ->

                                        1  HCL     0               1        HSY  0

             1                     CLL  0                      0   SBOT  1          1        WIPE  0

             + CLAMP                    - CLAMP NO CLAMP + GAIN          - GAIN fast - GAIN  slow + GAIN

                                                                                                        MGC647

WIPE = white peak level (254).
SBOT = sync bottom level (1).
CLL = clamp level [60 Y (128 C)].
HSY = horizontal sync pulse.
HCL = horizontal clamp pulse.

                                                   Fig.16 Clamp and gain flow.

2004 Mar 16                                                    49
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2004 Mar 16                                                                                                                                                                                     Philips Semiconductors

                        CVBS-IN                      DELAY                                                     Y  LUMINANCE-PEAKING                                            PC-CODEC
                          or Y-IN             COMPENSATION                           SUBTRACTOR                                 OR
                                                                           CHR                                                                                         9.1.3 CHROMINANCE AND LUMINANCE PROCESSING
                                        LDEL   QUADRATURE                                                                 LOW-PASS,    Y/ CVBS
                                     YCOMB      MODULATOR                  UV INTERPOLATION                       Y-DELAY ADJUSTMENT
                                                                                      LOW-PASS 3                                       DBRI [ 7:0]
                                                                                                                   LUFI[3:0] SET_RAW  DCON [ 7:0]
                                                                                    LUBW UV                        CSTD[2:0] SET_VBI  DSAT [ 7:0]
                                                                                                                   YDEL [ 2:0]        RAWG [ 7:0]
                                                                                                                                      RAWO [ 7:0]

                                                                                                                                         COLO

              CVBS-IN    QUADRATURE              LOW-PASS 1                    ADAPTIVE                           UV LOW-PASS 2       BRIGHTNESS             Y-OUT/
             or CHR-IN  DEMODULATOR           DOWNSAMPLING                   COMB FILTER                                               CONTRAST              CVBS-OUT
                                                                                                                                      SATURATION
                                                  SUBCARRIER    LCBW[2:0]    SET_RAW                   CCOMB                  CHBW      CONTROL              UV-OUT
                                                 GENERATION 2                 SET_VBI                  YCOMB
                                                               LDEL                                                   SECAM            RAW DATA              HREF-OUT
50                                              CHROMINANCE    YCOMB                                    LDEL      PROCESSING            GAIN AND
                                                   INCREMENT                                            BYPS                             OFFSET
                                                       DELAY                                                         CHROMA             CONTROL
                                                                                                                        GAIN
                         SUBCARRIER                                                                                                         UV SET_RAW
                        GENERATION 1                                                                                CONTROL                         SET_VBI
                                                                                                                         UV-
                               HUEC                            CHROMINANCE         PHASE                                              PAL DELAY LINE                               Product specification
                                                                 INCREMENT   DEMODULATOR                          ADJUSTMENT
                                                                 DTO-RESET                                                                   SECAM                     SAA7108E; SAA7109E
                                                                                AMPLITUDE                                             RECOMBINATION
                                                                SUBCARRIER      DETECTOR
                                                                 INCREMENT
                                                                GENERATION     BURST GATE
                                                                             ACCUMULATOR
                                                                       AND
                                                                    DIVIDER   LOOP FILTER

                                                              CDTO INCS             FCTC               CODE       SECS                SET_RAW       DCVF
                                                           CSTD [ 2:0]              ACGC                                               SET_VBI
                                                                             CGAIN [ 6:0]
                                              RTCO                             IDEL [ 3:0]                                                          MHB532

                                                                             handbook, full pagewidth                   fH/2 switch signal

                                                               Fig.17 Chrominance and luminance processing.
Philips Semiconductors                                                                  Product specification

  PC-CODEC                                                        SAA7108E; SAA7109E

9.1.3.1 Chrominance path                                          � Baseband `bell' filters to reconstruct the amplitude and
                                                                     phase equalized 0� and 90� FM signals
The 9-bit CVBS or chrominance input signal is fed to the
input of a quadrature demodulator, where it is multiplied by      � Phase demodulator and differentiator
two time-multiplexed subcarrier signals from the subcarrier          (FM demodulation)
generation block 1 (0 and 90� phase relationship to the
demodulator axis). The frequency is dependent on the              � De-emphasis filter to compensate the pre-emphasized
chosen colour standard.                                              input signal, including frequency offset compensation
                                                                     (DB or DR white carrier values are subtracted from the
The time-multiplexed output signals of the multipliers are           signal, controlled by the SECAM switch signal).
low-pass filtered (low-pass 1). Eight characteristics are
programmable via LCBW3 to LCBW0 to achieve the                    The succeeding chrominance gain control block amplifies
desired bandwidth for the colour difference signals (PAL,         or attenuates the CB-CR signal according to the required
NTSC) or the 0� and 90� FM signals (SECAM).                       ITU 601/656 levels. It is controlled by the output signal
                                                                  from the amplitude detection circuit within the burst
The chrominance low-pass 1 characteristic also influences         processing block.
the grade of cross-luminance reduction during horizontal
colour transients (large chrominance bandwidth means              The burst processing block provides the feedback loop of
strong suppression of cross-luminance). If the Y comb             the chrominance PLL and contains the following:
filter is disabled when YCOMB = 0 the filter directly
influences the width of the chrominance notch within the          � Burst gate accumulator
luminance path (large chrominance bandwidth means
wide chrominance notch resulting to lower luminance               � Colour identification and killer
bandwidth).
                                                                  � Comparison nominal/actual burst amplitude (PAL/NTSC
The low-pass filtered signals are fed to the adaptive comb           standards only)
filter block. The chrominance components are separated
from the luminance via a two-line vertical stage (four lines      � Loop filter chrominance gain control (PAL/NTSC
for PAL standards) and a decision logic circuit between the          standards only)
filtered and the non-filtered output signals: this block is
bypassed for SECAM signals. The comb filter logic can be          � Loop filter chrominance PLL (only active for PAL/NTSC
enabled independently for the succeeding luminance and               standards)
chrominance processing by YCOMB (subaddress 09H,
bit 6) and/or CCOMB (subaddress 0EH, bit 0). It is always         � PAL/SECAM sequence detection, H/2-switch
bypassed during VBI or raw data lines, programmable by               generation.
the LCRn registers (subaddresses 41H to 57H);
see Section 9.2.                                                  The increment generation circuit produces the Discrete
                                                                  Time Oscillator (DTO) increment for both subcarrier
The separated CB-CR components are further processed              generation blocks. It contains a division by the increment
by a second filter stage (low-pass 2) to modify the               of the line-locked clock generator to create a stable
chrominance bandwidth without influencing the luminance           phase-locked sine signal under all conditions (e.g. for
path. It's characteristic is controlled by CHBW                   non-standard signals).
(subaddress 10H, bit 3). For the complete transfer
characteristic of low-pass filters 1 and 2 see                    The PAL delay line block eliminates crosstalk between the
Figs 18 and 19.                                                   chrominance channels in accordance with the PAL
                                                                  standard requirements. For NTSC colour standards, the
The SECAM processing (bypassed for QAM standards)                 delay line can be used as an additional vertical filter.
contains the following blocks:                                    If desired, it can be switched off by DCVF = 1. It is always
                                                                  disabled during VBI or raw data lines programmable by the
                                                                  LCRn registers (subaddresses 41H to 57H), see
                                                                  Section 9.2. The embedded line delay is also used for
                                                                  SECAM recombination (cross-over switches).

2004 Mar 16                                                   51
Philips Semiconductors                                    Product specification

  PC-CODEC                          SAA7108E; SAA7109E

(1) LCBW[2:0] = 000.           3                                                                                                                                                                         MHB533
(2) LCBW[2:0] = 010.   V0
(3) LCBW[2:0] = 100.  (dB)                                (1)
(4) LCBW[2:0] = 110.                                      (2)
                             -3                           (3)
(5) LCBW[2:0] = 001.         -6                           (4)
(6) LCBW[2:0] = 011.         -9
(7) LCBW[2:0] = 101.       - 12     0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.4 3.6 3.8 4.0
(8) LCBW[2:0] = 111.       - 15                                                                                                                              f (MHz)
                           - 18
                           - 21                           (5)
                           - 24                           (6)
                           - 27                           (7)
                           - 30                           (8)
                           - 33
                           - 36     0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.4 3.6 3.8 4.0
                           - 39                                                                                                                              f (MHz)
                           - 42
                           - 45
                           - 48
                           - 51
                           - 54
                           - 57
                           - 60

                                 0

                               3
                       V0
                      (dB)

                             -3
                             -6
                             -9
                           - 12
                           - 15
                           - 18
                           - 21
                           - 24
                           - 27
                           - 30
                           - 33
                           - 36
                           - 39
                           - 42
                           - 45
                           - 48
                           - 51
                           - 54
                           - 57
                           - 60

                                 0

2004 Mar 16           Fig.18 Transfer characteristics of the chrominance low-pass at CHBW = 0.
                                                                      52
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  PC-CODEC                          SAA7108E; SAA7109E

(1) LCBW[2:0] = 000.           3                                                                                                                                                                         MHB534
(2) LCBW[2:0] = 010.   V0
(3) LCBW[2:0] = 100.  (dB)                                        (1)
(4) LCBW[2:0] = 110.                                              (2)
                             -3                                   (3)
(5) LCBW[2:0] = 001.         -6                                   (4)
(6) LCBW[2:0] = 011.         -9
(7) LCBW[2:0] = 101.       - 12     0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.4 3.6 3.8 4.0
(8) LCBW[2:0] = 111.       - 15                                                                                                                              f (MHz)
                           - 18
                           - 21                                   (5)
                           - 24                                   (6)
                           - 27                                   (7)
                           - 30                                   (8)
                           - 33
                           - 36     0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.4 3.6 3.8 4.0
                           - 39                                                                                                                              f (MHz)
                           - 42
                           - 45
                           - 48
                           - 51
                           - 54
                           - 57
                           - 60

                                 0

                               3
                       V0
                      (dB)

                             -3
                             -6
                             -9
                           - 12
                           - 15
                           - 18
                           - 21
                           - 24
                           - 27
                           - 30
                           - 33
                           - 36
                           - 39
                           - 42
                           - 45
                           - 48
                           - 51
                           - 54
                           - 57
                           - 60

                                 0

2004 Mar 16           Fig.19 Transfer characteristics of the chrominance low-pass at CHBW = 1.
                                                                      53
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  PC-CODEC                                                       SAA7108E; SAA7109E

9.1.3.2 Luminance path                                           The interpolated CB-CR samples are multiplied by two
                                                                 time-multiplexed subcarrier signals from the subcarrier
The rejection of the chrominance components within the           generation block 2. This second DTO is locked to the first
9-bit CVBS or Y input signal is done by subtracting the          subcarrier generator by an increment delay circuit
re-modulated chrominance signal from the CVBS input.             matched to the processing delay, which is different for
                                                                 PAL and NTSC standards according to the chosen comb
The comb filtered CB-CR components are interpolated              filter algorithm. The two modulated signals are finally
(upsampled) by the low-pass 3 block. It's characteristic is      added to create the re-modulated chrominance signal.
controlled by LUBW (subaddress 09H, bit 4) to modify the
width of the chrominance `notch' without influencing the         The frequency characteristic of the separated luminance
chrominance path. The programmable frequency                     signal can be further modified by the succeeding
characteristics available, in conjunction with the               luminance filter block. It can be configured as peaking
LCBW2 to LCBW0 settings, can be seen in Figs 20 to 23.           (resolution enhancement) or low-pass block by
It should be noted that these frequency curves are only          LUFI3 to LUFI0 (subaddress 09H, bits 3 to 0). The 16
valid for Y comb disabled filter mode (YCOMB = 0).               resulting frequency characteristics can be seen in Fig.24.
In comb filter mode the frequency response is flat. The          The LUFI3 to LUFI0 settings can be used as a user
centre frequency of the notch is automatically adapted to        programmable sharpness control.
the chosen colour standard.
                                                                 The luminance filter block also contains the adjustable
                                                                 Y delay part; programmable by YDEL2 to YDEL0
                                                                 (subaddress 11H, bits 2 to 0).

2004 Mar 16                                                  54
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  PC-CODEC                                                                                         SAA7108E; SAA7109E

                                 3                                                                 MHB535
                         V0
                        (dB)

                               -3

                        -6

                         -9

                                                                                              (1)

                        - 12

                                                                                              (2)

                        - 15

                                                                                              (3)

                        - 18

                                                                                              (4)

                        - 21

                        - 24

                        - 27

                        - 30

                        - 33

                        - 36

                        - 39

                        - 42

                        - 45

(1) LCBW[2:0] = 000.    - 48
(2) LCBW[2:0] = 010.
(3) LCBW[2:0] = 100.    - 51
(4) LCBW[2:0] = 110.
                        - 54
(5) LCBW[2:0] = 001.
(6) LCBW[2:0] = 011.    - 57
(7) LCBW[2:0] = 101.
(8) LCBW[2:0] = 111.    - 60
                             0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.4 3.6 3.8 4.0 4.2 4.4 4.6 4.8 5.0

                                                                                                   f (MHz)

                                 3
                         V0
                        (dB)

                               -3

                        -6

                        -9

                        - 12

                                                                                              (5)

                        - 15

                                                                                              (6)

                        - 18

                                                                                              (7)

                        - 21

                                                                                              (8)

                        - 24

                        - 27

                        - 30

                        - 33

                        - 36

                        - 39

                        - 42

                        - 45

                        - 48

                        - 51

                        - 54

                        - 57

                        - 60
                             0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.4 3.6 3.8 4.0 4.2 4.4 4.6 4.8 5.0

                                                                                                   f (MHz)

Fig.20 Transfer characteristics of the luminance notch filter in 3.58 MHz mode (Y-comb filter disabled) at
          LUBW = 0.

2004 Mar 16                         55
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  PC-CODEC                                                                                         SAA7108E; SAA7109E

                              3                                                                    MHB536
                      V0
                     (dB)

                            -3

                        -6

                         -9

                                                                                              (1)

                        - 12

                                                                                              (2)

                        - 15

                                                                                              (3)

                        - 18

                                                                                              (4)

                        - 21

                        - 24

                        - 27

                        - 30

                        - 33

                        - 36

                        - 39

                        - 42

                        - 45

                        - 48

(1) LCBW[2:0] = 000     - 51
(2) LCBW[2:0] = 010
(3) LCBW[2:0] = 100     - 54
(4) LCBW[2:0] = 110
                        - 57
(5) LCBW[2:0] = 001
(6) LCBW[2:0] = 011     - 60
(7) LCBW[2:0] = 101          0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.4 3.6 3.8 4.0 4.2 4.4 4.6 4.8 5.0
(8) LCBW[2:0] = 111
                                                                                                   f (MHz)

                              3
                      V0
                     (dB)

                            -3

                        -6

                        -9

                        - 12

                                                                                       (5)

                        - 15

                                                                                       (6)

                        - 18

                                                                                       (7)

                        - 21

                                                                                       (8)

                        - 24

                        - 27

                        - 30

                        - 33

                        - 36

                        - 39

                        - 42

                        - 45

                        - 48

                        - 51

                        - 54

                        - 57

                        - 60
                             0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.4 3.6 3.8 4.0 4.2 4.4 4.6 4.8 5.0

                                                                                                   f (MHz)

Fig.21 Transfer characteristics of the luminance notch filter in 3.58 MHz mode (Y-comb filter disabled) at
          LUBW = 1.

2004 Mar 16                                                                                 56
Philips Semiconductors                                                                                                                              Product specification

  PC-CODEC                                                                                                                    SAA7108E; SAA7109E

                               3                                                                                              MHB537
                       V0
                      (dB)

                             -3

                        -6

                        -9

                        - 12

                                                                                                                         (1)

                        - 15

                                                                                                                         (2)

                        - 18

                                                                                                                         (3)

                        - 21

                                                                                                                         (4)

                        - 24

                        - 27

                        - 30

                        - 33

                        - 36

                        - 39

                        - 42

                        - 45

                        - 48

(1) LCBW[2:0] = 000.    - 51
(2) LCBW[2:0] = 010.
(3) LCBW[2:0] = 100.    - 54
(4) LCBW[2:0] = 110.
                        - 57
(5) LCBW[2:0] = 001.
(6) LCBW[2:0] = 011.    - 60
(7) LCBW[2:0] = 101.         0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.4 3.6 3.8 4.0 4.2 4.4 4.6 4.8 5.0
(8) LCBW[2:0] = 111.
                                                                                                                              f (MHz)

                               3
                       V0
                      (dB)

                             -3

                        -6

                        -9

                        - 12

                                                                                                                         (5)

                        - 15

                                                                                                                         (6)

                        - 18

                                                                                                                         (7)

                        - 21

                                                                                                                         (8)

                        - 24

                        - 27

                        - 30

                        - 33

                        - 36

                        - 39

                        - 42

                        - 45

                        - 48

                        - 51

                        - 54

                        - 57

                        - 60
                             0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.4 3.6 3.8 4.0 4.2 4.4 4.6 4.8 5.0

                                                                                                                              f (MHz)

Fig.22 Transfer characteristics of the luminance notch filter in 4.43 MHz mode (Y-comb filter disabled) at
          LUBW = 0.

2004 Mar 16                       57
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  PC-CODEC                                                                                                                           SAA7108E; SAA7109E

                                 3                                                                                                   MHB538
                         V0
                        (dB)

                               -3

                        -6

                        -9

                        - 12

                                                                                                                                (1)

                        - 15

                                                                                                                                (2)

                        - 18

                                                                                                                                (3)

                        - 21

                                                                                                                                (4)

                        - 24

                        - 27

                        - 30

                        - 33

                        - 36

                        - 39

                        - 42

                        - 45

(1) LCBW[2:0] = 000.    - 48
(2) LCBW[2:0] = 010.
(3) LCBW[2:0] = 100.    - 51
(4) LCBW[2:0] = 110.
                        - 54
(5) LCBW[2:0] = 001.
(6) LCBW[2:0] = 011.    - 57
(7) LCBW[2:0] = 101.
(8) LCBW[2:0] = 111.    - 60
                             0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.4 3.6 3.8 4.0 4.2 4.4 4.6 4.8 5.0

                                                                                                                                     f (MHz)

                                 3
                         V0
                        (dB)

                               -3

                        -6

                        -9

                        - 12

                                                                                                                  (5)

                        - 15

                                                                                                                  (6)

                        - 18

                                                                                                                  (7)

                        - 21

                                                                                                                  (8)

                        - 24

                        - 27

                        - 30

                        - 33

                        - 36

                        - 39

                        - 42

                        - 45

                        - 48

                        - 51

                        - 54

                        - 57

                        - 60
                             0 0.2 0.4 0.6 0.8 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 3.0 3.2 3.4 3.6 3.8 4.0 4.2 4.4 4.6 4.8 5.0

                                                                                                                                     f (MHz)

Fig.23 Transfer characteristics of the luminance notch filter in 4.43 MHz mode (Y-comb filter disabled) at
          LUBW = 1.

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(1) LUFI[3:0] = 0001.          9                                                                                                                                                                   MHB539
(2) LUFI[3:0] = 0010.    V
(3) LUFI[3:0] = 0011.   (dB)                                 (1)
(4) LUFI[3:0] = 0100.                                        (2)
(5) LUFI[3:0] = 0101.          8                             (3)
(6) LUFI[3:0] = 0110.                                        (4)
(7) LUFI[3:0] = 0111.          7                             (5)
(8) LUFI[3:0] = 0000.                                        (6)
                               6                             (7)
(9) LUFI[3:0] = 1000.                                        (8)
(10) LUFI[3:0] = 1001.         5
(11) LUFI[3:0] = 1010.              0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0 5.5 6.0
(12) LUFI[3:0] = 1011.         4                                                                                                                f (MHz)
(13) LUFI[3:0] = 1100.
(14) LUFI[3:0] = 1101.         3                             (9)
(15) LUFI[3:0] = 1110.                                     (10)
(16) LUFI[3:0] = 1111.         2                           (11)
                                                           (12)
                               1                           (13)
                                                           (14)
                               0                           (15)
                                                           (16)
                             -1
                                 0  0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0 5.5 6.0
                                                                                                                                                f (MHz)
                               3
                         V
                        (dB) 0

                             -3
                             -6
                             -9
                           - 12
                           - 15
                           - 18
                           - 21
                           - 24
                           - 27
                           - 30
                           - 33
                           - 36
                           - 39

                                 0

             Fig.24 Transfer characteristics of the luminance peaking/low-pass filter (sharpness).

2004 Mar 16                         59
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9.1.3.3 Brightness Contrast Saturation (BCS) control and decoder output levels

The resulting Y (CVBS) and CB-CR signals are fed to the BCS block, which contains the following functions:
� Chrominance saturation control by DSAT7 to DSAT0
� Luminance contrast and brightness control by DCON7 to DCON0 and DBRI7 to DBRI0
� Raw data (CVBS) gain and offset adjustment by RAWG7 to RAWG0 and RAWO7 to RAWO0
� Limiting Y-CB-CR or CVBS to the values 1 (minimum) and 254 (maximum) to fulfil "ITU Recommendation 601/656".

handbook, full pagewi+d2th55  white  +255                 blue 100%    +255                 red 100%
                       +235          +240                 blue 75%     +240                 red 75%

                                     +212                              +212

             +128 LUMINANCE 100%     +128      colourless              +128  colourless

                                           CB- COMPONENT                     CR- COMPONENT

                                     +44                  yellow 75%   +44                  cyan 75%
                                                                                            cyan 100%
             +16              black  +16                  yellow 100%  +16
                                                                                                  MHB730
             0                       0                                 0

             a. Y output range.            b. CB output range.               c. CR output range.

"ITU Recommendation 601/656" digital levels with default BCS (decoder) settings DCON[7:0] = 44H, DBRI[7:0] = 80H and DSAT[7:0] = 40H.
Equations for modification to the Y-CB-CR levels via BCS control I2C-bus bytes DBRI, DCON and DSAT.
Luminance: YOUT = Int D-----C-6---O8-----N--- � (Y � 128) + DBRI

Chrominance: (CRCB)OUT = Int D-----S6---4-A----T-- � (CR, CB � 128) + 128
It should be noted that the resulting levels are limited to 1 to 254 in accordance with "ITU Recommendation 601/656".

                                     Fig.25 Y-CB-CR range for scaler input and X port output.

2004 Mar 16                                60
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             +255                  white               +255             white
             +209                                      +199

                        LUMINANCE                            LUMINANCE

             +71                   black

             +60                   black shoulder      +60              black shoulder = black

                        SYNC                                 SYNC

             1                     sync bottom         1                sync bottom

                                                                                     MGD700

a. Sources containing 7.5 IRE black level offset (e.g. NTSC M). b. Sources not containing black level offset.

CVBS levels with default settings RAWG[7:0] = 64 and RAWO[7:0] = 128.
Equation for modification of the raw data levels via bytes RAWG and RAWO:

CVBSOUT = Int R-----A-6---W-4----G---- � (CVBSnom � 128) + RAWO
It should be noted that the resulting levels are limited to 1 to 254 in accordance with "ITU Recommendation 601/656".

                       Fig.26 CVBS (raw data) range for scaler input, data slicer and X port output.

2004 Mar 16                                        61
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9.1.4 SYNCHRONIZATION                                             The internal signal LFCO is a digital-to-analog converted
                                                                  signal provided by the horizontal PLL. It is a multiple of the
The prefiltered luminance signal is fed to the                    line frequency:
synchronization stage. Its bandwidth is further reduced to
1 MHz by a low-pass filter. The sync pulses are sliced and           6.75 MHz = 429 � fH (50 Hz), or
fed to the phase detectors where they are compared with              6.75 MHz = 432 � fH (60 Hz).
the sub-divided clock frequency. The resulting output
signal is applied to the loop filter to accumulate all phase      The LFCO signal is multiplied Internally by a factor of
deviations. Internal signals (e.g. HCL and HSY) are               2 and 4 in the PLL circuit (including phase detector, loop
generated in accordance with analog front-end                     filtering, VCO and frequency divider) to obtain the output
requirements. The loop filter signal drives an oscillator to      clock signals. The rectangular output clocks have a 50%
generate the line frequency control signal (LFCO);                duty cycle.
see Fig.27.
                                                                  Table 32 Decoder clock frequencies
The detection of `pseudo syncs' as part of the macrovision
copy protection standard is also done within the                              CLOCK  FREQUENCY (MHz)
synchronization circuit.                                          XTAL                 24.576 or 32.110
                                                                  LLC                            27
The result is reported as flag COPRO within the decoder           LLC2                          13.5
status byte at subaddress 1FH.                                    LLC4 (internal)               6.75
                                                                  LLC8 (virtual)               3.375
9.1.5 CLOCK GENERATION CIRCUIT

The internal CGC generates all clock signals required for
the video input processor.

LFCO         BAND PASS       ZERO      PHASE                       LOOP              OSCILLATOR        LLC
             FC = LLC/4     CROSS   DETECTION                     FILTER
                         DETECTION

                                                                  DIVIDER            DIVIDER           LLC2
                                                                      1/2                1/2

                                                                                               MHB330

                                            Fig.27 Block diagram of the clock generation circuit.

9.1.6 POWER-ON RESET AND CE INPUT
A missing clock, insufficient digital or analog VDDAd supply voltages (below 2.7 V) will start the reset sequence; all outputs
are forced to 3-state (see Fig.28). The indicator output RES is LOW for approximately 128 LLC after the internal reset
and can be applied to reset other circuits of the digital TV system.
It is possible to force a reset by pulling the Chip Enable (CE) to ground. After the rising edge of CE and sufficient power
supply voltage, the outputs LLC, LLC2 and SDAd return from 3-state to active, while the other signals have to be
activated via programming.

2004 Mar 16                                                   62
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  PC-CODEC                                                                                                     SAA7108E; SAA7109E

                                                                   POC VDDA                POC VDDD
                                                                    ANALOG                   DIGITAL

                                                     CLOCK          POC                     POC                RES
                                                       PLL         LOGIC                   DELAY
                                                              LLC

                                          CE

                                                                                           RESINT
                                                                                                         CLK0

      CE                some ms                                    20 to 200 �s             896 LCC            128 LCC
                                                                    PLL-delay              digital delay
XTALO
LLCINT                                                                              <1 ms

RESINT

     LLC

    RES
  (internal

   reset)

                                                                                                                        MHB331

      POC = Power-on Control.             Fig.28 Power-on control circuit.
      CE = chip enable input.                                63
      XTALO = crystal oscillator output.
      LLCINT = internal system clock.
      RESINT = internal reset.
      LLC = line-locked clock output.
      RES = reset output.

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9.2 Decoder output formatter                                        For each LCR value, from 2 to 23, the data type can be
                                                                    programmed individually. LCR2 to LCR23 refer to line
The output interface block of the decoder part contains the         numbers. The selection in LCR24 values is valid for the
ITU 656 formatter for the expansion port data output                rest of the corresponding field. The upper nibble contains
XPD7 to XPD0 (see Section 10.4.1) and the control circuit           the value for field 1 (odd), the lower nibble for field 2
for the signals needed for the internal paths to the scaler         (even). The relationship between LCR values and line
and data slicer part. It also controls the selection of the         numbers can be adjusted via VOFF8 to VOFF0, located in
reference signals for the RT port (RTCO, RTS0 and                   subaddresses 5BH (bit 4) and 5AH (bits 7 to 0) and FOFF
RTS1) and the expansion port (XRH, XRV and XDQ).                    subaddress 5BH (bit 7). The recommended values are
                                                                    VOFF[8:0] = 03H for 50 Hz sources (with FOFF = 0) and
The generation of the decoder data type control signals             VOFF[8:0] = 06H for 60 Hz sources (with FOFF = 1), to
SET_RAW and SET VBI is also done within this block.                 accommodate line number conventions as used for PAL,
These signals are decoded from the requested data type              SECAM and NTSC standards; see Tables 34 to 37.
for the scaler input and/or the data slicer, selectable by the
control registers LCR2 to LCR24 (see Section 18.2.4.2).

Table 33 Data formats at decoder output

DATA TYPE NUMBER                             DATA TYPE               DECODER OUTPUT DATA FORMAT
              0         teletext EuroWST, CCST                                             raw
              1         European Closed Caption                                            raw
              2         Video Programming Service (VPS)                                    raw
              3         Wide screen signalling bits                                        raw
              4         US teletext (WST)                                                  raw
              5         US Closed Caption (line 21)                                        raw
              6         video component signal, VBI region
              7         CVBS data                                                  Y-CB-CR 4 : 2 : 2
              8         teletext                                                           raw
              9         VITC/EBU time codes (Europe)                                       raw
             10         VITC/SMPTE time codes (USA)                                        raw
             11         reserved                                                           raw
             12         US NABTS                                                           raw
             13         MOJI (Japanese)                                                    raw
             14         Japanese format switch (L20/22)                                    raw
             15         video component signal, active video region                        raw

                                                                                   Y-CB-CR 4 : 2 : 2

2004 Mar 16                                                     64
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2004 Mar 16  Table 34 Relationship of LCR to line numbers in 525 lines/60 Hz systems (part 1)                                                                                  Philips Semiconductors
             Vertical line offset, VOFF[8:0] = 06H (subaddresses 5BH[4] and 5AH[7:0]); horizontal pixel offset, HOFF[10:0] = 347H (subaddresses 5BH[2:0] and
             59H[7:0]); FOFF = 1 (subaddress 5BH[7])                                                                                                               PC-CODEC

             Line number 521   522          523      524      525  1                2    3      4               5      6        7         8          9

             (1st field)            active video                   equalization pulses              serration pulses            equalization pulses

             Line number 259   260          261      262      263  264             265   266    267           268      269      270       271        272

             (2nd field)       active video                        equalization pulses          serration pulses            equalization pulses

             LCR                                 24                                 2    3      4               5      6        7         8          9

             Table 35 Relationship of LCR to line numbers in 525 lines/60 Hz systems (part 2)
             Vertical line offset, VOFF[8:0] = 06H (subaddresses 5BH[4] and 5AH[7:0]); horizontal pixel offset, HOFF[10:0] = 347H (subaddresses 5BH[2:0] and
             59H[7:0]); FOFF = 1 (subaddress 5BH[7])

             Line number 10    11           12   13       14  15          16        17   18     19         20      21       22     23       24       25

             (1st field)                                      nominal VBI lines F1                                                 active video

             Line number 273 274 275 276 277 278 279 280 281 282 283 284 285 286 287 288

             (2nd field)                                      nominal VBI lines F2                                                 active video

             LCR          10   11           12   13       14  15          16        17   18     19         20      21       22     23            24

65           Table 36 Relationship of LCR to line numbers in 625 lines/50 Hz systems (part 1)
             Vertical line offset, VOFF[8:0] = 03H (subaddresses 5BH[4] and 5AH[7:0]); horizontal pixel offset, HOFF[10:0] = 347H (subaddresses 5BH[2:0] and
             59H[7:0]); FOFF = 0 (subaddress 5BH[7])

             Line number  621       622              623      624             625            1             2           3             4           5
             (1st field)
                               active video                   equalization pulses               serration pulses                equalization pulses

             Line number  309       310              311      312             313        314               315         316           317         318
             (2nd field)
                              active video           equalization pulses                 serration pulses              equalization pulses                                     Product specification

             LCR                                          24                                               2           3             4           5                 SAA7108E; SAA7109E

             Table 37 Relationship of LCR to line numbers in 625 lines/50 Hz systems (part 2)
             Vertical line offset, VOFF[8:0] = 03H (subaddresses 5BH[4] and 5AH[7:0]); horizontal pixel offset, HOFF[10:0] = 347H (subaddresses 5BH[2:0] and
             59H[7:0]); FOFF = 0 (subaddress 5BH[7])

             Line number 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25

             (1st field)                                           nominal VBI lines F1                                                      active video

             Line number 319 320 321 322 323 324 325 326 327 328 329 330 331 332 333 334 335 336 337 338

             (2nd field)                                           nominal VBI lines F2                                                   active video

             LCR          6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23                                                                      24
Philips Semiconductors                                                                                    Product specification

  PC-CODEC                                                                          SAA7108E; SAA7109E

      ITU counting      622 623 624 625 1       2                          3  4  5  6          7                            . . . 22 23

     single field counting 309 310 311 312 1    2                          3  4  5  6          7                            . . . 22 23

             CVBS

             HREF

       F_ITU656

             V123(1)       VSTO[8:0] = 134H
             VGATE

             FID

                                                (a) 1st field                                                               VSTA[8:0] = 15H

      ITU counting      309 310 311 312 313 314 315 316 317 318 319 . . . 335 336

     single field counting 309 310 311 312 313 1                           2  3  4  5          6                            . . . 22 23

             CVBS

             HREF

       F_ITU656            VSTO[8:0] = 134H
          V123(1)
          VGATE
               FID

                                                (b) 2nd field                                                               VSTA[8:0] = 15H

                                                                                                                                              MHB540

(1) The inactive going edge of the V123 signal indicates whether the field is odd or even. If HREF is active during
      the falling edge of V123, the field is ODD (field 1). If HREF is inactive during the falling edge of V123, the field
      is EVEN. The specific position of the slope is dependent on the internal processing delay and may change a
      few clock cycles from version to version.

The control signals listed above are available on pins RTS0, RTS1, XRH and XRV according to the following table:

NAME RTS0 (PIN K13) RTS1 (PIN L10) XRH (PIN N2)                                  XRV (PIN L5)
                                                                                         -
HREF                    X  X                                               X             X
                                                                                         X
F_ITU656                -                    -                             -             -
                                                                                         -
V123                    X  X                                               -

VGATE                   X  X                                               -

FID                     X  X                                               -

For further information see programming section, Tables 167, 168 and 169.

                           Fig.29 Vertical timing diagram for 50 Hz/625 line systems.

2004 Mar 16                                        66
Philips Semiconductors                                                                                    Product specification

  PC-CODEC                                                                          SAA7108E; SAA7109E

      ITU counting      525 1     2          3  4  5                       6  7  8  9          10                           ...  21  22

     single field counting 262 1  2          3  4  5                       6  7  8  9          10                           ...  21  22

             CVBS

             HREF

       F_ITU656            VSTO[8:0] = 101H
          V123(1)
          VGATE

             FID

                                                   (a) 1st field                                                                 VSTA[8:0] = 011H

      ITU counting      262 263 264 265 266 267 268 269 270 271 272 . . . 284 285

     single field counting 262 263 1         2  3  4                       5  6  7  8          9                            ...  21  22

             CVBS

             HREF

       F_ITU656            VSTO[8:0] = 101H
          V123(1)
          VGATE

             FID

                                                   (b) 2nd field                                                                 VSTA[8:0] = 011H

                                                                                                                                                     MHB541

(1) The inactive going edge of the V123 signal indicates whether the field is odd or even. If HREF is active during
      the falling edge of V123, the field is ODD (field 1). If HREF is inactive during the falling edge of V123, the field
      is EVEN. The specific position of the slope is dependent on the internal processing delay and may change a
      few clock cycles from version to version.

The control signals listed above are available on pins RTS0, RTS1, XRH and XRV according to the following table:

NAME RTS0 (PIN K13 RTS1 (PIN L10) XRH (PIN N2)                                   XRV (PIN L5)
                                                                                         -
HREF                    X             X                                    X             X
                                                                                         X
F_ITU656                -                    -                             -             -
                                                                                         -
V123                    X             X                                    -

VGATE                   X             X                                    -

FID                     X             X                                    -

For further information see programming section, Tables 167, 168 and 169.

                           Fig.30 Vertical timing diagram for 60 Hz/525 line systems.

2004 Mar 16                                           67
Philips Semiconductors                                                                   Product specification

  PC-CODEC                                                         SAA7108E; SAA7109E

                            CVBS input                                     burst
                                            processing delay ADC to expansion port:
                        expansion port
                            data output         140 � 1/LLC

                                                                                                  sync clipped

                        HREF (50 Hz)

                                            720 � 2/LLC            12 � 2/LLC
                                                                          144 � 2/LLC
                        CREF
                                                                                                 2 � 2/LLC
                             CREF2          5 � 2/LLC                                                         -107
                        HS (50 Hz)
                                                                   16 � 2/LLC
             programming range 108                       0               138 � 2/LLC

                        (step size: 8/LLC)                                                       2 � 2/LLC
                                                                                                              -106
                        HREF (60 Hz)
                                                                                                                       MHB542
                                            720 � 2/LLC

                        CREF

                             CREF2          1 � 2/LLC
                                                            0
                        HS (60 Hz)

             programming range 107
              (step size: 8/LLC)

The signals HREF, HS, CREF2 and CREF are available on pins RTS0 and/or RTS1 (see Section 18.2.2.19 Tables 167 and 168);
their polarity can be inverted via RTP0 and/or RTP1.
The signals HREF and HS are available on pin XRH (see Section 18.2.2.20 Table 169).

                                            Fig.31 Horizontal timing diagram (50/60 Hz).

2004 Mar 16                                                    68
Philips Semiconductors                                                                  Product specification

  PC-CODEC                                                        SAA7108E; SAA7109E

9.3 Scaler                                                        The overall H and V zooming (HV_zoom) is restricted by
                                                                  the input/output data rate relationships. With a safety
The High Performance video Scaler (HPS) is based on the           margin of 2% for running in and running out, the maximum
system as implemented in the SAA7140, but enhanced in             HV_zoom is equal to:
some aspects. Vertical upsampling is supported and the            0.98 � i--n---_----p---i-x---e----l--�-----i--n-T--_-_--l--ii-nn---pe----us---t-�-_---f-o-i-e-u--l--td-_----�c---y-T--c--_-l-e-v--_-_---pb---e-l-a-r--_-n---pk---ii-n-x---g-�-----T----_---o---u----t-_---c---l--k-
processing pipeline buffer capacity is enhanced, to allow
more flexible video stream timing at the image port,              For example:
discontinuous transfers and handshake. The internal data
flow from block to block is discontinuous dynamically, due        1. Input from decoder: 50 Hz, 720 pixel, 288 lines, 16-bit
to the scaling process.                                                data at 13.5 MHz data rate, 1 cycle per pixel; output:
                                                                       8-bit data at 27 MHz, 2 cycles per pixel; the maximum
The flow is controlled by internal data valid and data                 HV_zoom is equal to:
request flags (internal handshake signalling) between the              0.98 � 7---2-2---00-----m�-----s2---8-�---8--2--�-4----2-�----�-6---4-3---7--�---n-s---s- = 1.18
sub-blocks. Therefore the entire scaler acts as a pipeline
buffer. Depending on the actually programmed scaling              2. Input from X port: 60 Hz, 720 pixel, 240 lines, 8-bit
parameters the effective buffer can exceed to an entire                data at 27 MHz data rate (ITU 656), 2 cycles per pixel;
line. The access/bandwidth requirements to the VGA                     output via I + H port: 16-bit data at 27 MHz clock,
frame buffer are reduced significantly.                                1 cycle per pixel; the maximum HV_zoom is equal to:
                                                                       0.98 � 1---7-6---2.--6-0--6---�-6----2-m--4---s0----�-�----2-1--2---�--�---3--6-7--4---n---�-s--s-- = 2.34
The high performance video scaler in the SAA7108E;
SAA7109E has the following major blocks.                          The video scaler receives its input signal from the video
                                                                  decoder or from the expansion port (X port). It gets 16-bit
� Acquisition control (horizontal and vertical timer) and         Y-CB-CR 4 : 2 : 2 input data at a continuous rate of
   task handling (the region/field/frame based processing)        13.5 MHz from the decoder. A discontinuous data stream
                                                                  can be accepted from the expansion port, normally 8-bit
� Prescaler, for horizontal downscaling by an integer             wide ITU 656 like Y-CB-CR data, accompanied by a pixel
   factor, combined with appropriate band limiting filters,       qualifier on XDQ.
   especially anti-aliasing for CIF format
                                                                  The input data stream is sorted into two data paths, one for
� Brightness, saturation and contrast control for scaled          luminance (or raw samples), and one for time multiplexed
   output data                                                    chrominance CB and CR samples. A Y-CB-CR 4 : 1 : 1
                                                                  input format is converted to 4 : 2 : 2 for the horizontal
� Line buffer, with asynchronous read and write, to               prescaling and vertical filter scaling operation.
   support vertical upscaling (e.g. for videophone
   application, converting 240 into 288 lines, Y-CB-CR            The scaler operation is defined by two programming pages
   4 : 2 : 2)                                                     A and B, representing two different tasks that can be
                                                                  applied field alternating or to define two regions in a field
� Vertical scaling, with phase accurate Linear Phase              (e.g. with different scaling range, factors, and signal
   Interpolation (LPI) for zoom and downscaling, or phase         source during odd and even fields).
   accurate Accumulation Mode (ACM) for large
   downscaling ratios and better anti-alias suppression           Each programming page contains control for:

� Variable Phase Delay (VPD), operates as horizontal              � Signal source selection and formats
   phase accurate interpolation for arbitrary non-integer         � Task handling and trigger conditions
   scaling ratios, supporting conversion between square           � Input and output acquisition window definition
   and rectangular pixel sampling                                 � H prescaler, V scaler and H phase scaling.

� Output formatter for scaled Y-CB-CR 4 : 2 : 2,                  Raw VBI data will be handled as specific input format and
   Y-CB-CR 4 : 1 : 1 and Y only (format also for raw data)        need its own programming page (equals own task).

� FIFO, 32-bit wide, with 64 pixel capacity in Y-CB-CR
   formats

� Output interface, 8 or 16-bit (only if extended by H port)
   data pins wide, synchronous or asynchronous
   operation, with stream events on discrete pins, or coded
   in the data stream.

2004 Mar 16                                                   69
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  PC-CODEC                                                         SAA7108E; SAA7109E

In VBI pass through operation the processing of prescaler          9.3.1.1 Input field processing
and vertical scaling has to be disabled, however the
horizontal fine scaling VPD can be activated. Upscaling            The trigger event for the field sequence detection from
(oversampling, zooming), free of frequency folding, up to          external signals (X port) are defined in subaddress 92H.
factor 3.5 can be achieved, as required by some software           The state of the scalers horizontal reference signal at the
data slicing algorithms.                                           time of the vertical reference edge is taken from the X port
                                                                   as field sequence identifier (FID). For example, if the falling
These raw samples are transported through the image                edge of the XRV input signal is the reference and the state
port as valid data and can be output as Y only format. The         of XRH input is logic 0 at that time, the detected field ID is
lines are framed by SAV and EAV codes.                             logic 0.

9.3.1  ACQUISITION CONTROL AND TASK HANDLING                       The bits XFDV[92H[7]] and XFDH[92H[6]] define the
       (SUBADDRESSES 80H, 90H, 91H, 94H TO 9FH                     detection event and state of the flag from the X port. For
       AND C4H TO CFH)                                             the default setting of XFDV and XFDH at `00' is taken from
                                                                   the state of the horizontal input at the falling edge of the
The acquisition control receives horizontal and vertical           vertical input.
synchronization signals from the decoder section or from
the X port. The acquisition window is generated via pixel          The scaler gets corresponding field ID information directly
and line counters at the appropriate places in the data            from the SAA7108E; SAA7109E decoder path.
path. Only qualified pixels and lines (lines with qualified
pixel) are counted from the X port.                                The FID flag is used to determine whether the first or
                                                                   second field of a frame is going to be processed within the
The acquisition window parameters are as follows:                  scaler, and it is also used as trigger conditions for the task
                                                                   handling (see bits STRC[1:0] 90H[1:0]).
� Signal source selection: input video stream and formats
   from the decoder, or from the X port (programming bits          According to ITU 656, FID at logic 0 means first field of a
   SCSRC[1:0] 91H[5:4] and FSC[2:0] 91H[2:0])                      frame. To ease the application, the polarities of the
                                                                   detection results on the X port signals and the internal
   Remark: The input of raw VBI data from the internal             decoder ID can be changed via XFDH.
   decoder should be controlled via the decoder output
   formatter and the LCR registers (see Section 9.2)               As the V sync from the decoder path has a half line timing
                                                                   (due to the interlaced video signal), but the scaler
� Vertical offset: defined in lines of the video source,           processing only recognises full lines, during 1st fields from
   parameter YO[11:0] 99H[3:0] 98H[7:0]                            the decoder the line count of the scaler can possibly shift
                                                                   by one line, compared to the 2nd field. This can be
� Vertical length: defined in lines of the video source,           compensated for by switching the vertical trigger event, as
   parameter YS[11:0] 9BH[3:0] 9AH[7:0]                            defined by XDV0, to the opposite V sync edge or by using
                                                                   the vertical scalers phase offsets. The vertical timing of the
� Vertical length: defined in number of target lines, as a         decoder can be seen in Figs 29 and 30.
   result of vertical scaling, parameter YD[11:0] 9FH[3:0]
   9EH[7:0]                                                        As the horizontal and vertical reference events inside the
                                                                   ITU 656 data stream (from X port) and the real-time
� Horizontal offset: defined in number of pixels of the            reference signals from the decoder path are processed
   video source, parameter XO[11:0] 95H[3:0] 94H[7:0]              differently, the trigger events for the input acquisition also
                                                                   have to be programmed differently.
� Horizontal length: defined in number of pixels of the
   video source, parameter XS[11:0] 97H[3:0] 96H[7:0]

� Horizontal destination size: defined in target pixels after
   fine scaling, parameter XD[11:0] 9DH[3:0] 9CH[7:0].

The source start offset XO(11:0) and YO(11:0) opens the
acquisition window, and the target size (XD11 to XD0,
YD11 to YD0) closes the window, however the window is
cut vertically if there are less output lines than required.
The trigger events for the pixel and line counts are the
horizontal and vertical reference edges as defined in
subaddress 92H.

The task handling is controlled by subaddress 90H;
see Section 9.3.1.2.

2004 Mar 16                                                    70
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Table 38 Processing trigger and start

XDV1    XDV0     XDH                                                  DESCRIPTION
92H[5]  92H[4]  92H[2]
                        Internal decoder: The processing triggers at the falling edge of the V123 pulse
   0       1       0    (see Figs 29 (50 Hz) and 30 (60 Hz)), and starts earliest with the rising edge of the
   0       0       0    decoder HREF at line number:
   0       0       0
                           4/7 (50/60 Hz, 1st field), respectively 3/6 (50/60 Hz, 2nd field) (decoder count)
                           2/5 (50/60 Hz, 1st field), respectively 2/5 (50/60 Hz, 2nd field) (decoder count)
                        External ITU 656 stream: The processing starts earliest with SAV at line number 23
                        (50 Hz system), respectively line 20 (60 Hz system) (according ITU 656 count)

9.3.1.2 Task handling                                                 Remarks:

The task handler controls the switching between the two               � To activate a task, the start condition must be
programming register sets. It is controlled by                           fulfilled and the acquisition window offsets must be
subaddresses 90H and C0H. A task is enabled via the                      reached. For example, in case of `start immediately',
global control bits TEA[80H[4]] and TEB[80H[5]]. The                     and two regions are defined for one field, the offset of
handler is then triggered by events which can be defined                 the lower region must be greater than (offset + length) of
for each register set.                                                   the upper region, if not, the actual counted H and V
                                                                         position at the end of the upper task is beyond the
In the event of a programming error the task handling and                programmed offsets and the processing will `wait for
the complete scaler can be reset to the initial states by the            next V'.
software reset bit SWRST[88H[5]] being set to logic 0.
A software reset must be done after programming                       � Basically, the trigger conditions are checked when a
especially if the programming registers, related acquisition             task is activated. It is important to know that they are
window and scaler are reprogrammed while a task is                       not checked while a task is inactive. So it is not possible
active.                                                                  to trigger to the next logic 0 or logic 1 with overlapping
                                                                         offset and active video ranges between the tasks (e.g.
The difference in the disabling/enabling of a task, which is             task A STRC[2:0] = 2, YO[11:0] = 310 and task B
evaluated at the end of a running task (when SWRST is set                STRC[2:0] = 3, YO[11:0] = 310 results in an output field
to logic 0) is that it sets the internal state machines directly         rate of 50/3 Hz).
to their idle states.
                                                                      � After power-on or software reset
The start condition for the handler is defined by bits                   (via SWRST[88H[5]]) task B gets priority over
STRC[1:0] 90H[1:0] and means: start immediately, wait for                task A.
next V sync, next FID at logic 0 or next FID at logic 1. The
FID is evaluated if the vertical and horizontal offsets are
reached.

With RPTSK[90H[2]] at logic 1 the actual running task is
repeated (under the defined trigger conditions) before
handing control over to the alternate task.

To support field rate reduction, the handler is also enabled
to skip fields (bits FSKP[2:0] 90H[5:3]) before executing
the task. A TOGGLE flag is generated (used for the correct
output field processing), which changes state at the
beginning of a task every time a task is activated;
examples are given in Section 9.3.1.3.

2004 Mar 16                                                       71
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  PC-CODEC                                                           SAA7108E; SAA7109E

9.3.1.3 Output field processing                                      When OFIDC = 0, the scalers input field ID is available as
                                                                     output field ID on bit 6 of SAV and EAV, and respectively
As a reference for the output field processing, two signals          on pin IGP0 (IGP1), if the FID output is selected.
are available for the back-end hardware.
                                                                     When OFIDC[90H[6]] = 1, the TOGGLE information is
These signals are the input field ID from the scaler source          available as output field ID on bit 6 of SAV and EAV, and
and a TOGGLE flag, which shows that an active task is                respectively on pin IGP0 (IGP1) if the FID output is
used an odd (1, 3, 5...) or even (2, 4, 6...) number of times.       selected.
Using a single or both tasks and reducing the field or frame
rate with the task handling functionality, the TOGGLE                Additionally bit 7 of SAV and EAV can be defined via
information can be used to reconstruct an interlaced                 CONLH[90H[7]]. When CONLH[90H[7]] = 0 (default) it
scaled picture at a reduced frame rate. The TOGGLE flag              sets bit 7 to logic 1; a logic 1 inverts the SAV/EAV bit 7.
is not synchronized to the input field detection, as it is only      So it is possible to mark the output of both tasks by
dependent on the interpretation of this information by the           different SAV/EAV codes. This bit can also be seen as
external hardware i.e. whether the output of the scaler is           `task flag' on the pins IGP0 (IGP1), if the TASK output is
processed correctly; see Section 9.3.3.                              selected.

2004 Mar 16                                                      72
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2004 Mar 16  Table 39 Example for field processing                                                                                                                             Philips Semiconductors

                                                                        FIELD SEQUENCE FRAME/FIELD                                                                 PC-CODEC

             SUBJECT                EXAMPLE 1(1)       EXAMPLE 2(2)(3)  EXAMPLE 3(2)(4)(5)          EXAMPLE 4(2)(4)(6)

                                    1/1 1/2 2/1 1/1 1/2 2/1 2/2 1/1 1/2 2/1 2/2 3/1 3/2 1/1 1/2 2/1 2/2 3/1 3/2

             Processed by task      A A ABABABBABBA B BA B BA

             State of detected      0 1 00101010101 0 10 1 01
             ITU 656 FID
             TOGGLE flag            1  0            1  1 1 0 0 1 0 1 1 0 0 0(7) 1 1 1(7) 0 0
             Bit 6 of SAV/EAV byte
                                    0  1            0  0 1 0 1 1 0 1 1 0 0 0(7) 1 1 1(7) 0 0

             Required sequence      UP LO UP UP LO UP LO UP LO UP LO UP LO UP LO UP LO UP LO

             conversion at the vertical                  

             scaler(8)              UP LO UP UP LO UP LO LO UP LO LO UP UP UP LO LO LO UP UP

             Output(9)              O O O O O O O O O O O O O NO O O NO O O

73           Notes
             1. Single task every field; OFIDC = 0; subaddress 90H at 40H; TEB[80H[5]] = 0.
             2. Tasks are used to scale to different output windows, priority on task B after SWRST.                                                                           Product specification
             3. Both tasks at 1/2 frame rate; OFIDC = 0; subaddresses 90H at 43H and C0H at 42H.
             4. In examples 3 and 4 the association between input FID and tasks can be flipped, dependent on which time the SWRST is de-asserted.                  SAA7108E; SAA7109E
             5. Task B at 2/3 frame rate constructed from neighbouring motion phases; task A at 1/3 frame rate of equidistant motion phases; OFIDC = 1;

                  subaddresses 90H at 41H and C0H at 45H.
             6. Task A and B at 1/3 frame rate of equidistant motion phases; OFIDC = 1; subaddresses 90H at 41H and C0H at 49H.
             7. State of prior field.
             8. It is assumed that input/output FID = 0 (upper lines); UP = upper lines; LO = lower lines.
             9. O = data output; NO = no output.
Philips Semiconductors                                                                                                          Product specification

  PC-CODEC                                                                                                SAA7108E; SAA7109E

9.3.2 HORIZONTAL SCALING                                                                                  � The bit XC2_1[A2H[3]], which defines the weighting of
                                                                                                             the incoming pixels during the averaging process
The overall horizontal scaling factor has to be split into a
binary and a rational value according to the following                                                       � XC2_1 = 0  1 + 1...+ 1 + 1
equation: H scale ratio = o--i--nu---pt--p-u--u--t--t-p--p-i--xi--x-e--e-l--l                                � XC2_1 = 1  1 + 2...+ 2 + 1.

H scale ratio = X-----P----S----C1----[--5---:--0---] � X-----S----C-1---Y0---2-[--1-4--2---:--0---]      The prescaler creates a prescale dependent FIR low-pass,
                                                                                                          with up to 64 + 7 filter taps. The parameter XACL[5:0] can
where, the parameter of the prescaler XPSC[5:0] = 1 to 63                                                 be used to vary the low-pass characteristic for a given
and the parameter of VPD phase interpolation                                                              integer prescale of 1/XPSC[5:0]. The user can therewith
XSCY[12:0] = 300 to 8191 (0 to 299 are only theoretical                                                   decide between signal bandwidth (sharpness impression)
values). For example, 1/3.5 is split into 1/4 � 1.14286. The                                              and alias.
binary factor is processed by the prescaler, the arbitrary
non-integer ratio is achieved via the variable phase delay                                                The equation for the XPSC[5:0] calculation is:
VPD circuitry, called horizontal fine scaling. The latter                                                 XPSC[5:0] = lower integer ofN--N---p--p-i--xi-x--_-_--o--i-nu----t
calculates horizontally interpolated new samples with a
6-bit phase accuracy, which relates to less than 1 ns jitter                                              Where:
for regular sampling schemes. Together the prescaler and
fine scaler form the horizontal scaler of the SAA7108E;                                                      the range is 1 to 63 (value 0 is not allowed);
SAA7109E.
                                                                                                             Npix_in = number of input pixel, and
Using the accumulation length function of the prescaler
(XACL[5:0] A1H[5:0]), application and destination                                                            Npix_out = number of desired output pixel over the
dependent (e.g. scale for display or for a compression                                                       complete horizontal scaler.
machine), a compromise between visible bandwidth and
alias suppression can be found.                                                                           The use of the prescaler results in a XACL[5:0] and
                                                                                                          XC2_1 dependent gain amplification. The amplification
9.3.2.1 Horizontal prescaler (subaddresses                                                                can be calculated according to the equation:
              A0H to A7H and D0H to D7H)
                                                                                                          DC gain = [(XACL[5:0] - XC2_1) + 1] � (XC2_1 + 1)
The prescaling function consists of an FIR anti-alias filter
stage and an integer prescaler, which together form an                                                    It is recommended to use sequence lengths and weights,
adaptive prescale dependent low-pass filter to balance the                                                which results in a 2N DC gain amplification, as these
sharpness and aliasing effects.                                                                           amplitudes can be renormalized by the XDCG[2:0]
                                                                                                          controlled 2--1--N-- shifter of the prescaler.
The FIR pre-filter stage implements different low-pass
characteristics to reduce the anti-alias for downscales in                                                The renormalization range of XDCG[2:0] is 1, 1/2... down
the range of 1 to 1/2. A CIF optimized filter is built-in, which                                          to 1/128.
reduces artefacts for CIF output formats (to be used in
combination with the prescaler set to 1/2 scale); see                                                     Other amplifications have to be normalized by using the
Table 40.                                                                                                 following BCS control circuitry. In these cases the
                                                                                                          prescaler has to be set to an overall gain 1, e.g. for an
The function of the prescaler is defined by:                                                              accumulation sequence of `1 + 1 + 1' (XACL[5:0] = 2 and
                                                                                                          XC2_1 = 0), XDCG[2:0] must be set to `010', which
� An integer prescaling ratio XPSC[5:0] A0H[5:0] (equals                                                  equals 1/4 and the BCS has to amplify the signal to 4/3
   1 to 63), which covers the integer downscale range                                                     (SATN[7:0] and CONT[7:0] value = lower integer of
   1 to 1/63                                                                                              4/3 � 64).

� An averaging sequence length XACL[5:0] A1H[5:0]                                                         The use of XACL[5:0] is XPSC[5:0] dependent.
   (equals 0 to 63); range 1 to 64                                                                        XACL[5:0] must be <2 � XPSC[5:0].

� A DC gain renormalization XDCG[2:0] A2H[2:0];                                                           XACL[5:0] can be used to find a compromise between
   1 down to 1/128)                                                                                       bandwidth (sharpness) and alias effects.

2004 Mar 16                                                                                           74
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  PC-CODEC                                                                                          SAA7108E; SAA7109E

Remark: Due to bandwidth considerations XPSC[5:0] and                                               For example, if XACL[5:0] = 5, XC2_1 = 1, then
XACL[5:0] can be chosen differently to the previously                                               DC gain = 10 and the required XDCG[2:0] = 4.
mentioned equations or Table 41, as the horizontal phase
scaling is able to scale in the range from zooming up by                                            The horizontal source acquisition timing and the
factor 3 to downscaling by a factor of 1024/8191.                                                   prescaling ratio is identical for both the luminance and
                                                                                                    chrominance path, but the FIR filter settings can be
Figs 34 and 35 show some frequency characteristics of                                               defined differently in the two channels.
the prescaler.
                                                                                                    Fade-in and fade-out of the filters is achieved by copying
Table 41 shows the recommended prescaler                                                            an original source sample each as first and last pixel after
programming. Other programming, than given in Table 41,                                             prescaling.
may result in better alias suppression, but the resulting
DC gain amplification needs to be compensated by the                                                Figs 32 and 33 show the frequency characteristics of the
BCS control, according to the equation:                                                             selectable FIR filters.
CONT[7:0] = SATN[7:0] = lower integer of D-----C2----X--g-D--a-C---iG-n---[-2-�--:-0--6]---4--

Where:
   2XDCG[2:0]  DC gain
   DC gain = (XC2_1 + 1) � XACL[5:0] + (1 - XC2_1).

Table 40 FIR prefilter functions  LUMINANCE FILTER                                                  CHROMINANCE COEFFICIENTS
                                      COEFFICIENTS
            PFUV[1:0] A2H[7:6]                                                                                      bypassed
             PFY[1:0] A2H[5:4]             bypassed                                                                    121
                                              121
                        00                                                                                          3 8 10 8 3
                        01        -1 1 1.75 4.5 1.75 1 -1                                                            12221
                        10                 12221
                        11

2004 Mar 16                                                                                     75
Philips Semiconductors                                                                                       Product specification

  PC-CODEC                                                                             SAA7108E; SAA7109E

                             6                                                                                 MHB543
                      V3
                     (dB)                                                         (1)
                                                                         (2)
                             0
                           -3                               (3)
                           -6
(1) PFY[1:0] = 01.         -9        0.05  0.1  0.15   0.2       0.25     0.3            0.35  0.4       0.45        0.5
(2) PFY[1:0] = 10.        - 12
(3) PFY[1:0] = 11.        - 15
                          - 18
                          - 21
                          - 24
                          - 27
                          - 30
                          - 33
                          - 36
                          - 39
                          - 42

                               0

                                                                                                    f_sig / f_clock

                                           Fig.32 Luminance prefilter characteristic.

                                6                                                                                    MHB544
                         V3
                        (dB)                                         (1)

                                0                              (2)
                              -3                            (3)
                              -6
(1) PFUV[1:0] = 01.           -9     0.025 0.05 0.075       0.1  0.125 0.15 0.175                   0.2  0.225 0.25
(2) PFUV[1:0] = 10.          - 12
(3) PFUV[1:0] = 11.          - 15
                             - 18
                             - 21
                             - 24
                             - 27
                             - 30
                             - 33
                             - 36
                             - 39
                             - 42

                                  0

                                                                                                         f_sig / f_clock

                                           Fig.33 Chrominance prefilter characteristic.

2004 Mar 16                                            76
Philips Semiconductors                                                                                                Product specification

  PC-CODEC                                                                                      SAA7108E; SAA7109E

                                                 6          (5)      (4)   (3)            (2)                                                         MHB545
                                          V3                                                                       (1)
                                         (dB)
XC2_1 = 0; Zero's at                                  0.05  0.1      0.15       0.2       0.25  0.3          0.35  0.4     0.45             0.5
f = n � X----A----C----1-L-----+-----1-          0
with XACL = (1), (2), (3),                     -3
(4) or (5)                                     -6
                                               -9
                                              - 12
                                              - 15
                                              - 18
                                              - 21
                                              - 24
                                              - 27
                                              - 30
                                              - 33
                                              - 36
                                              - 39
                                              - 42

                                                   0

                                                                                                                           f_sig / f_clock

             Fig.34 Examples for prescaler filter characteristics: effect of increasing XACL[5:0].

                                                 6                                                                               MHB546
                                          V3
                                         (dB)                                        (1)       3 dB at 0.25

                                                 0                              (2)                          6 dB at 0.33
                                               -3
                                               -6           (6) (5)  (4)   (3)
                                               -9
(1) XC2_1 = 0 and                             - 12    0.05  0.1      0.15       0.2       0.25  0.3          0.35  0.4     0.45             0.5
      XACL[5:0] = 1.                          - 15
                                              - 18
(2) XC2_1 = 1 and                             - 21
      XACL[5:0] = 2.                          - 24
                                              - 27
(3) XC2_1 = 0 and                             - 30
      XACL[5:0] = 3.                          - 33
                                              - 36
(4) XC2_1 = 1 and                             - 39
      XACL[5:0] = 4.                          - 42

(5) XC2_1 = 0 and                                  0
      XACL[5:0] = 7.
                                                                                                                           f_sig / f_clock
(6) XC2_1 = 1 and
      XACL[5:0] = 8.

                                         Fig.35 Examples for prescaler filter characteristics: setting XC2_1 = 1.

2004 Mar 16                                                                77
Philips Semiconductors                                                                         Product specification

  PC-CODEC                                                               SAA7108E; SAA7109E

Table 41 Example of XACL[5:0] usage

                                        RECOMMENDED VALUES                                                   FIR
                                                                                                        PREFILTER
PRESCALE XPSC               FOR LOWER BANDWIDTH                      FOR HIGHER BANDWIDTH
   RATIO [5:0]                    REQUIREMENTS                             REQUIREMENTS                  PFY[1:0]/
                                                                                                         PFUV[1:0]
                        XACL[5:0] XC2_1 XDCG[2:0] XACL[5:0] XC2_1 XDCG[2:0]
                                                                                                            0 to 2
1            1              0        0                         0     0   0                           0      0 to 2

1/2          2              2        1                         2     1   0                           1         2

                                (1 2 1) � 1/4(1)                         (1 1) � 1/2(1)                        2

1/3          3              4        1                         3     3   0                           2         2

                                (1 2 2 2 1) � 1/8(1)                     (1 1 1 1) � 1/4(1)                    3

1/4          4              7        0                         3     4   1                           3         3

                                (1 1 1 1 1 1 1 1) � 1/8(1)               (1 2 2 2 1) � 1/8(1)                  3

1/5          5              8        1                         4     7   0                           3         3

                                (1 2 2 2 2 2 2 2 1) � 1/16(1)            (1 1 1 1 1 1 1 1) � 1/8(1)            3

1/6          6              8        1                         4     7   0                           3         3
                                                                                                               3
                                (1 2 2 2 2 2 2 2 1) � 1/16(1)            (1 1 1 1 1 1 1 1) � 1/8(1)            3
                                                                                                               3
1/7          7              8        1                         4     7   0                           3         3
                                                                                                               3
                                (1 2 2 2 2 2 2 2 1) � 1/16(1)            (1 1 1 1 1 1 1 1) � 1/8(1)            3

1/8          8              15       0                         4     8   1                           4

                        (1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1) � 1/16(1)  (1 2 2 2 2 2 2 2 1) � 1/16(1)

1/9          9              15       0                         4     8   1                           4

                        (1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1) � 1/16(1)  (1 2 2 2 2 2 2 2 1) � 1/16(1)

1/10         10             16       1                         5     8   1                           4

                 (1 2 2 2 2 2 2 2 2 2 2 2 2 2 2 2 1) � 1/32(1)       (1 2 2 2 2 2 2 2 1) � 1/16(1)

1/13         13             16       1                         5     16  1                           5

1/15         15             31       0                         5     16  1                           5

1/16         16             31       0                         5     16  1                           5

1/19         19             32       1                         6     32  1                           6

1/31         31             32       1                         6     32  1                           6

1/32         32             63       1                         7     32  1                           6

1/35         35             63       1                         7     63  1                           7

Note
1. Resulting FIR function.

2004 Mar 16                                                    78
Philips Semiconductors                                                                                                            Product specification

  PC-CODEC                                                                                                  SAA7108E; SAA7109E

9.3.2.2  Horizontal fine scaling (variable phase delay                                                      9.3.3.1 Line FIFO buffer (subaddresses 91H, B4H and
         filter; subaddresses A8H to AFH and                                                                              C1H, E4H)
         D8H to DFH)
                                                                                                            The line FIFO buffer is a dual ported RAM structure for
The horizontal fine scaling (VPD) should operate at scaling                                                 768 pixels, with asynchronous write and read access. The
ratios between 1/2 and 2 (0.8 and 1.6), but can also be                                                     line buffer can be used for various functions, but not all
used for direct scaling in the range from 1/7.999 to                                                        functions may be available simultaneously.
(theoretical) zoom 3.5 (restriction due to the internal data
                                                                                                            The line buffer can buffer a complete unscaled active video
path architecture), without prescaler.                                                                      line or more than one shorter lines (only for non-mirror
                                                                                                            mode), for selective repetition for vertical zoom-up.
In combination with the prescaler a compromise between
sharpness impression and alias can be found, which is                                                       For zooming up from 240 lines to 288 lines e.g., every
signal source and application dependent.                                                                    fourth line is requested (read) twice from the vertical
                                                                                                            scaling circuitry for calculation.
For the luminance channel a filter structure with 10 taps is
implemented, for the chrominance a filter with 4 taps.                                                      For conversion of a 4 : 2 : 0 or 4 : 1 : 0 input sampling
                                                                                                            scheme (MPEG, video phone, Indeo YUV-9) to ITU like
Luminance and chrominance scale increments                                                                  sampling scheme 4 : 2 : 2, the chrominance line buffer is
(XSCY[12:0] A9H[4:0] A8H[7:0] and XSCC[12:0] ADH[4:0]                                                       read twice or four times, before being refilled again by the
ACH[7:0]) are defined independently, but must be set in a                                                   source. By means of the input acquisition window
2 : 1 relationship in the actual data path implementation.                                                  definition it has to be preserved, that the processing starts
The phase offsets XPHY[7:0] AAH[7:0] and XPHC[7:0]                                                          with a line containing luminance and chrominance
AEH[7:0] can be used to shift the sample phases slightly.                                                   information for 4 : 2 : 0 and 4 : 1 : 0 input. The bits
XPHY[7:0] and XPHC[7:0] covers the phase offset range                                                       FSC[2:1] 91H[2:1] define the distance between the Y/C
7.999T to 1/32T. The phase offsets should also be                                                           lines. In case of 4 : 2 : 2 and 4 : 1 : 1 FSC2 and FSC1
programmed in a 2 : 1 ratio.                                                                                have to be set to `00'.

The underlying phase controlling DTO has a 13-bit                                                           The line buffer can also be used for mirroring, i.e. for
resolution.                                                                                                 flipping the image left to right, for the vanity picture in video
                                                                                                            phone application (bit YMIR[B4H[4]]). In mirror mode only
According to the equations                                                                                  one active prescaled line can be held in the FIFO at a time.
XSCY[12:0] = 1024 � X-----PN----Sp---i-C-x---_[--5-i-n-:--0---] � N-----p---i--x-1--_---o---u----t and
XSCC[12:0] = X-----S----C----Y--2--[--1---2---:--0---]                                                      The line buffer can be utilized as excessive pipeline buffer
                                                                                                            for discontinuous and variable rate transfer conditions at
The VPD covers the scale range from 0.125 to zoom 3.5.                                                      the expansion port or image port.
The VPD acts equivalent to a polyphase filter with 64
possible phases. In combination with the prescaler, it is                                                   9.3.3.2 Vertical scaler (subaddresses B0H to BFH and
possible to get high accurate samples from a highly                                                                       E0H to EFH)
anti-aliased integer downscaled input picture.
                                                                                                            Vertical scaling of any ratio from 64 (theoretical zoom)
9.3.3 VERTICAL SCALING                                                                                      to 1/63 (icon) can be applied.

The vertical scaler of the SAA7108E; SAA7109E decoder                                                       The vertical scaling block consists of another line delay,
part consists of a line FIFO buffer for line repetition and the                                             and the vertical filter structure, that can operate in two
vertical scaler block, which implements the vertical scaling                                                different modes. These are the Linear Phase Interpolation
on the input data stream in 2 different operational modes                                                   (LPI) and Accumulation (ACM) modes, controlled by
from theoretical zoom by 64 down to icon size 1/64. The                                                     YMODE[B4H[0]].
vertical scaler is located between the BCS and horizontal
fine scaler, so that the BCS can be used to compensate for
the DC gain amplification of the ACM mode (see
Section 9.3.3.2) as the internal RAMs are only 8-bit wide.

2004 Mar 16                                                                                             79
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  PC-CODEC                                                                                         SAA7108E; SAA7109E

� LPI mode: In the linear phase interpolation mode                              � BCS value to compensate DC gain in ACM mode
   (YMODE = 0) two neighbouring lines of the source video                          (contrast and saturation have to be set): CONT[7:0]
   stream are added together, but weighted by factors                              A5H[7:0] respectively SATN[7:0] A6H[7:0]
   corresponding to the vertical position (phase) of the
   target output line relative to the source lines. This linear                 =  lower  integer  of    N--N---l-i-l-ni-n--e--e-_--_--o-i--nu---t  �  64  ,  or
   interpolation has a 6-bit phase resolution, which equals                                            
   64 intra line phases. It interpolates between two
   consecutive input lines only. The LPI mode should be                         =  lower integer   of    Y-----S----C-1---Y0---2-[--1-4--5---:--0---]  �  64
   applied for scaling ratios around 1 (down to 1/2), it must                                          
   be applied for vertical zooming.
                                                                                9.3.3.3 Use of the vertical phase offsets
� ACM mode: The vertical Accumulation (ACM) mode
   (YMODE = 1) represents a vertical averaging window                           As shown in Section 9.3.1.3, the scaler processing may
   over multiple lines, sliding over the field. This mode also                  run randomly over the interlaced input sequence.
   generates phase correct output lines. The averaging                          Additionally the interpretation and timing between ITU 656
   window length corresponds to the scaling ratio, resulting                    field ID and real-time detection by means of the state of
   in an adaptive vertical low-pass effect, to greatly reduce                   H sync at the falling edge of V sync may result in different
   aliasing artefacts. ACM can be applied for downscales                        field ID interpretation.
   only from ratio 1 down to 1/64. ACM results in a scale
   dependent DC gain amplification, which has to be                             A vertically scaled interlaced output also gets a larger
   precorrected by the BCS control of the scaler part.                          vertical sampling phase error, if the interlaced input fields
                                                                                are processed, without regard to the actual scale at the
The phase and scale controlling DTO calculates in 16-bit                        starting point of operation (see Fig.36).
resolution, controlled by parameters YSCY[15:0] B1H[7:0]
B0H[7:0] and YSCC[15:0] B3H[7:0] B2H[7:0], continuously                         The four events to be considered are illustrated in Fig.37.
over the entire filed. A start offset can be applied to the
phase processing by means of the parameters                                     In Tables 42 and 43 PHO is a usable common phase
YPY3[7:0] to YPY0[7:0] in BFH[7:0] to BCH[7:0] and                              offset.
YPC3[7:0] to YPC0[7:0] in BBH[7:0] to B8H[7:0]. The start
phase covers the range of 255/32 to 1/32 lines offset.                          It should be noted that the equations in Fig.37 also
                                                                                produce an interpolated output for the unscaled case, as
By programming appropriate, opposite, vertical start                            the geometrical reference position for all conversions is
phase values (subaddresses B8H to BFH and                                       the position of the first line of the lower field (see Table 42).
E8H to EFH) depending on odd/even field ID of the source
video stream and A/B page cycle, frame ID conversion and                        If there is no need for UP-LO and LO-UP conversion and
field rate conversion are supported (i.e. de-interlacing,                       the input field ID is the reference for the back-end
re-interlacing).                                                                operation, then it is UP-LO = UP-UP and LO-UP = LO-LO
                                                                                and the 1/2 line phase shift (PHO + 16) that can be
Figs 36 and 37 and Tables 42 and 43 describe the use of                         skipped; this case is given in Table 43.
the offsets.
                                                                                The SAA7108E; SAA7109E supports 4 phase offset
Remark: The vertical start phase, as well as the                                registers per task and component (luminance and
scaling ratio are defined independently for luminance                           chrominance). The value of 20H represents a phase shift
and chrominance channels, but must be set to the                                of one line.
same values in the actual implementation for accurate
4 : 2 : 2 output processing.                                                    The registers are assigned to the following events;
                                                                                e.g. subaddresses B8H to BBH:
The vertical processing communicates on its input side
with the line FIFO buffer. The scale related equations are:                     � B8H: 00 = input field ID 0, task status bit 0 (toggle
                                                                                   status, see Section 9.3.1.3)
� Scaling increment calculation for ACM and LPI mode,
   downscale and zoom: YSCY[15:0] and YSCC[15:0]                                � B9H: 01 = input field ID 0, task status bit 1
                                                                                � BAH: 10 = input field ID 1, task status bit 0
                                                                                � BBH: 11 = input field ID 1, task status bit 1.

=  lower integer  of    1024  �  N--N---l-i-l-ni-n--e--e-_--_--o-i--nu---t
                     

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  PC-CODEC                                                                              SAA7108E; SAA7109E

Depending on the input signal (interlaced or non-interlaced) and the task processing (50 Hz or field reduced processing
with one or two tasks, see examples in Section 9.3.1.3), other combinations may also be possible, but the basic
equations are the same.

             unscaled input                scaled output,                                scaled output,
                                           no phase offset                              with phase offset

field 1                      field 2       field 1          field 2                     field 1  field 2

                                                                                                 correct scale dependent position

             scale dependent start offset           mismatched vertical line distances

                                                                                                                                                                                                          MHB547

             Fig.36 Basic problem of interlaced vertical scaling (example: downscale 3/5).

2004 Mar 16                                         81
Philips Semiconductors                                                                                                                                     Product specification

  PC-CODEC                                                                                                                           SAA7108E; SAA7109E

handbook, full pagewidth  field 1       field 2                                                         field 1      field 2        field 1                                    field 2
                                        lower                                                       case UP-UP   case LO-LO     case UP-LO                                 case LO-UP
                          upper
                                     B

                                     A

                                                                                                    C
                                                                                                                             D

                                                                                                                                                                           MHB548

Offset = 1----30---22---4-- = 32 = 1 line shift                                                     C = 12-- scale increment = Y----S----C-----Y6---4-[-1----5---:--0---]
A = 12-- input line shift = 16                                                                      D = no offset = 0
B = 12-- input line shift + 12-- scale increment = Y----S----C-----Y6---4-[-1----5---:--0---] + 16

Fig.37 Derivation of the phase related equations (example: interlace vertical scaling down to 3/5, with field
          conversion).

Table 42 Examples for vertical phase offset usage: global equations

INPUT FIELD UNDER           OUTPUT FIELD         USED ABBREVIATION                                                                EQUATION FOR PHASE OFFSET
     PROCESSING           INTERPRETED AS                                                                                        CALCULATION (DECIMAL VALUES)

Upper input lines         upper output lines UP-UP                                                                              PHO + 16

Upper input lines         lower output lines UP-LO                                                                              PHO + Y-----S----C----Y6---4-[--1---5---:--0---] + 16

Lower input lines         upper output lines LO-UP                                                                              PHO

Lower input lines         lower output lines LO-LO                                                                              PHO + Y-----S----C----Y6---4-[--1---5---:--0---]

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  PC-CODEC                                                                     SAA7108E; SAA7109E

Table 43 Vertical phase offset usage; assignment of the phase offsets

  DETECTED INPUT        TASK STATUS BIT  VERTICAL PHASE                CASE    EQUATION TO BE USED
         FIELD ID                               OFFSET

0 = upper lines         0                YPY0[7:0] and                 case 1(1) UP-UP (PHO)

0 = upper lines                          YPC0[7:0]                     case 2(2) UP-UP

1 = lower lines                                                        case 3(3) UP-LO

1 = lower lines         1                YPY1[7:0] and                 case 1 UP-UP (PHO)

                                         YPC1[7:0]                     case 2 UP-LO

                                                                       case 3 UP-UP

                        0                YPY2[7:0] and                 case 1  LO-LO PHO + Y-----S----C----Y6---4-[--1---5---:--0---] � 16

                                         YPC2[7:0]

                        1                YPY3[7:0] and                 case 2  LO-UP
                                                                       case 3  LO-LO
                                                                       case 1  LO-LO PHO + Y-----S----C----Y6---4-[--1---5---:--0---] � 16

                                         YPC3[7:0]

                                                                       case 2 LO-LO
                                                                       case 3 LO-UP

Notes

1. Case 1: OFIDC[90H[6]] = 0; scaler input field ID as output ID; back-end interprets output field ID at logic 0 as upper
     output lines.

2. Case 2: OFIDC[90H[6]] = 1; task status bit as output ID; back-end interprets output field ID at logic 0 as upper output
     lines.

3. Case 3: OFIDC[90H[6]] = 1; task status bit as output ID; back-end interprets output field ID at logic 1 as upper output
     lines.

9.4 VBI data decoder and capture                                 For lines 2 to 24 of a field, per VBI line, 1 of 16 standards
         (subaddresses 40H to 7FH)                               can be selected (LCRxxx[41:57[7:0]]: 23 � 2 � 4-bit
                                                                 programming bits). The definition for line 24 is valid for the
The SAA7108E; SAA7109E contains a versatile VBI data             rest of the corresponding field, normally no text data (video
decoder.                                                         data) should be selected there (LCR24 = FFH) to stop the
                                                                 activity of the VBI data slicer during active video.
The implementation and programming model accords to
the VBI data slicer the built-in multimedia video data           To adjust the slicers processing to the input signal source,
acquisition circuit of the SAA5284.                              there are offsets in the horizontal and vertical direction
                                                                 available (parameters HOFF[5B,59[2:0,7:0]],
The circuitry recovers the actual clock phase during the         VOFF[5B,5A[4,7:0]] and FOFF[5B[7]]).
clock run-in period, slices the data bits with the selected
data rate, and groups them into bytes. The result is             In difference to the scalers counting, the slicers offsets
buffered into a dedicated VBI data FIFO with a capacity of       define the position of the horizontal and vertical trigger
2 � 56 bytes (2 � 14 Dwords). The clock frequency, signal        events related to the processed video field. The trigger
source, field frequency and accepted error count must be         events are the falling edge of HREF and the falling edge of
defined in subaddress 40H.                                       V123 from the decoder processing part.

The VBI data standards that are supported are given in           The relationship of these programming values to the input
Table 44.                                                        signal and the recommended values can be seen in
                                                                 Tables 34 to 37.

2004 Mar 16                                                  83
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  PC-CODEC                                                                    SAA7108E; SAA7109E

Table 44 Data types supported by the data slicer block

DATA TYPE         STANDARD TYPE                 DATA RATE            FRAMING CODE      FC           HAM
NUMBER                                           (Mbits/s)                        WINDOW         CHECK
                                                                                                 always
0000         teletext EuroWST, CCST       6.9375                     27H           WST625
                                                                                                 always
0001         European Closed Caption      0.500                      001           CC625
                                                                                                 optional
0010         VPS                          5                          9951H         VPS
                                                                                                 optional
0011         wide screen signalling bits  5                          1E3C1FH       WSS

0100         US teletext (WST)            5.7272                     27H           WST525

0101         US Closed Caption (line 21)  0.503                      001           CC525

0110         (video data selected)        5                          none          disable

0111         (raw data selected)          5                          none          disable

1000         teletext                     6.9375                     programmable  general text

1001         VITC/EBU time codes (Europe) 1.8125                     programmable  VITC625

1010         VITC/SMPTE time codes (USA) 1.7898                      programmable  VITC525

1011                                      5                          programmable  open

1100         US NABTS                     5.7272                     programmable  NABTS

1101         MOJI (Japanese)              5.7272                     programmable (A7H) Japtext

1110         Japanese format switch (L20/22) 5                       programmable  open

1111         no sliced data transmitted   5                          none          disable

             (video data selected)

9.5 Image port output formatter                                      The disconnected data stream at the scaler output is
         (subaddresses 84H to 87H)                                   accompanied by a data valid flag (or data qualifier), or is
                                                                     transported via a gated clock. Clock cycles with invalid
The output interface consists of a FIFO for video and for            data on the I port data bus (including the HPD pins in 16-bit
sliced text data, an arbitration circuit, which controls the         output mode) are marked with code 00H.
mixed transfer of video and sliced text data over the I port,
and a decoding and multiplexing unit, which generates the            The output interface also arbitrates the transfer between
8 or 16-bit wide output data stream together with the                scaled video data and sliced text data over the I port
accompanying reference and help information.                         output.

The clock for the output interface can be derived from an            The bits VITX1 and VITX0 (subaddress 86H) are used to
internal clock, decoder, expansion port or an externally             control the arbitration.
provided clock which is appropriate, for example, for the
VGA and frame buffer. The clock can be up to 33 MHz.                 The serialization of the internal 32-bit Dwords to 8-bit or
The scaler provides the following video related timing               16-bit output (optional), as well as the insertion of the
reference events (signals), which are available on pins as           extended ITU 656 codes (SAV/EAV for video data, ANC or
defined by subaddresses 84H and 85H:                                 SAV/EAV codes for sliced text data) are also done here.

� Output field ID                                                    For handshaking with the VGA controller, or other memory
� Start and end of vertical active video range                       or bus interface circuitry, programmable FIFO flags are
� Start and end of active video line                                 provided; see Section 9.5.2.
� Data qualifier or gated clock
� Actually activated programming page (if CONLH is

   used)

� Threshold controlled FIFO filling flags (empty, full, filled)
� Sliced data marker.

2004 Mar 16                                                      84
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  PC-CODEC                                                      SAA7108E; SAA7109E

9.5.1  SCALER OUTPUT FORMATTER                                  FSI[2:0] defines the horizontal packing of the data,
       (SUBADDRESSES 93H AND C3H)                               FOI[1:0] defines how many Y only lines are expected
                                                                before a Y/C line will be formatted. If FYSK is set to logic 0
The output formatter organizes the packing into the output      preceding Y only lines will be skipped, and the output will
FIFO. The following formats are available:                      always start with a Y/C line.
Y-CB-CR 4 : 2 : 2, Y-CB-CR 4 : 1 : 1, Y-CB-CR 4 : 2 : 0,
Y-CB-CR 4 : 1 : 0, Y only (e.g. for raw samples). The           Additionally the output formatter limits the amplitude range
formatting is controlled by FSI[2:0] 93H[2:0], FOI[1:0]         of the video data (controlled by ILLV[85H[5]]); see
93H[4:3] and FYSK[93H[5]].                                      Table 47.

The data formats are defined on Dwords, or multiples
thereof, and are similar to the video formats as
recommended for PCI multimedia applications (see
SAA7146A). Planar formats are not supported.

Table 45 Byte stream for different output formats

OUTPUT FORMAT                      BYTE SEQUENCE FOR 8-BIT OUTPUT MODES

Y-CB-CR 4 : 2 : 2  CB0 Y0 CR0 Y1 CB2 Y2 CR2 Y3 CB4 Y4 CR4 Y5 CB6 Y6
Y-CB-CR 4 : 1 : 1  CB0 Y0 CR0 Y1 CB4 Y2 CR4 Y3 Y4 Y5 Y6 Y7 CB8 Y8
Y only             Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10 Y11 Y12 Y13

Table 46 Explanation to Table 45

    NAME                                                               EXPLANATION
CBn           CB (B - Y) colour difference component, pixel number n = 0, 2, 4 to 718
Yn            Y (luminance) component, pixel number n = 0, 1, 2, 3 to 719
CRn           CR (R - Y) colour difference component, pixel number n = 0, 2, 4 to 718

Table 47 Limiting range on I port

LIMIT STEP                   VALID RANGE                        SUPPRESSED CODES (HEXADECIMAL VALUE)
ILLV[85H[5]]
              DECIMAL VALUE HEXADECIMAL VALUE                   LOWER RANGE            UPPER RANGE
       0
       1           1 to 254        01 to FE                        00                     FF
                   8 to 247        08 to F7                     00 to 07               F8 to FF

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9.5.2 VIDEO FIFO (SUBADDRESS 86H)                                   The decoded VBI data is collected in the dedicated VBI
                                                                    data FIFO. Once the capture of a line is completed, the
The video FIFO at the scaler output contains 32 Dwords.             FIFO can be streamed through the image port, preceded
That corresponds to 64 pixels in 16-bit Y-CB-CR 4 : 2 : 2           by a header, giving the line number and standard.
format. But as the entire scaler can act as a pipeline buffer,
the actually available buffer capacity for the image port is        The VBI data period can be signalled via the sliced data
much higher, and can exceed beyond a video line.                    flag on pin IGP0 or IGP1. The decoded VBI data is lead by
                                                                    the ITU ancillary data header (DID[5:0] 5DH[5:0] at value
The image port and the video FIFO, can operate with the             <3EH) or by SAV/EAV codes selected by DID[5:0] at value
video source clock (synchronous mode) or with an                    3EH or 3FH. IGP0 or IGP1 is set if the first byte of the ANC
externally provided clock (asynchronous, and burst mode),           header is valid on the I port bus; it is reset if an SAV
as appropriate for the VGA controller or attached frame             occurs. Therefore it may frame multiple lines of text data
buffer.                                                             output, in case the video processing starts with a distance
                                                                    of several video lines to the region of text data. Valid sliced
The video FIFO provides 4 internal flags, which report to           data from the text FIFO is available on the I port as long as
what extent the FIFO is actually filled. These are:                 the IGP0 or IGP1 flag is set and the data qualifier is active
                                                                    on pin IDQ.
� The FIFO Almost Empty (FAE) flag
� The FIFO combined flag (FCF) or FIFO filled, which is             The decoded VBI data is presented in two different data
                                                                    formats, controlled by bit RECODE.
   set at almost full level and reset, with hysteresis, only
   after the level crosses below the almost empty mark                 RECODE = 1: values 00H and FFH will be recoded to
                                                                       even parity values 03H and FCH
� The FIFO Almost Full (FAF) flag
� The FIFO Overflow (FOVL) flag.                                       RECODE = 0: values 00H and FFH may occur in the
                                                                       data stream as detected.
The trigger levels for FAE and FAF are programmable by
FFL[1:0] 86H[3:2] (16, 24, 28, full) and FEL[1:0] 86H[1:0]          9.5.4 VIDEO AND TEXT ARBITRATION (SUBADDRESS 86H)
(16, 8, 4, empty).
                                                                    Sliced text data and scaled video data are transferred over
The state of this flag can be seen on pins IGP0 or IGP1.            the same bus, the I port. The mixed transfer is controlled
The pin mapping is defined by subaddresses 84H                      by an arbitration circuit. If the video data is transferred
and 85H; see Section 10.5.                                          without any interrupt and the video FIFO does not need to
                                                                    buffer any output pixel, the text data is inserted after the
9.5.3 TEXT FIFO                                                     end of a scaled video line, normally during the video
                                                                    blanking interval.
The data of the terminal VBI data slicer is collected in the
text FIFO before transmission over the I port is requested
(normally before the video window starts) and partitioned
into two FIFO sections. A complete line is fed into the FIFO
before a data transfer is requested. So normally, one line
of text data is ready for transfer while the next text line is
collected. Thus sliced text data is delivered as a block of
qualified data, without any qualification gaps in the byte
stream of the I port.

2004 Mar 16                                                     86
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9.5.5  DATA STREAM CODING AND REFERENCE SIGNAL                    If ITU 656 like codes are not required, they can be
       GENERATION (SUBADDRESSES 84H, 85H AND 93H)                 suppressed in the output stream.

As horizontal and vertical reference signals are logic 1,         As a further option, it is possible to provide the scaler with
active gate signals are generated, which frame the transfer       an external gating signal on pin ITRDY. It is therefore
of the valid output data. Alternatively, the horizontal and       possible to hold the data output for a certain time and to
vertical trigger pulses can be generated on the rising            get valid output data in bursts of a guaranteed length.
edges of the gates.
                                                                  The sketched reference signals and events can be
Due to the dynamic FIFO behaviour of the complete scaler          mapped to the I port output pins IDQ, IGPH, IGPV, IGP0
path, the output signal timing has no fixed timing                and IGP1. The polarities of all the outputs can be modified
relationship to the real-time input video stream. Thus fixed      to enable flexible use. The default polarity for the qualifier
propagation delays, in terms of clock cycles, related to the      and reference signals is logic 1 (active).
analog input can not be defined.
                                                                  Table 48 shows the relevant and supported SAV and EAV
The data stream is accompanied by a data qualifier.               coding.
Additionally invalid data cycles are marked with code 00H.

Table 48 SAV/EAV codes on the I port

                                          SAV/EAV CODES ON I PORT(1) (HEX)

      EVENT DESCRIPTION MSB(2) OF SAV/EAV BYTE = 0 MSB(2) OF SAV/EAV BYTE = 1 COMMENT

                                   FIELD ID = 0 FIELD ID = 1 FIELD ID = 0 FIELD ID = 1

Next pixel is FIRST pixel of any      0E  49                          80    C7          HREF = active;

active line                                                                             VREF = active

Previous pixel was LAST pixel         13  54                          9D    DA          HREF = inactive;

of any active line, but not the                                                         VREF = active

last

Next pixel is FIRST pixel of any      25  62                          AB    EC          HREF = active;

V-blanking line                                                                         VREF = inactive

Previous pixel was LAST pixel         38  7F                          B6    F1          HREF = inactive;

of the last active line or of any                                                       VREF = inactive

V-blanking line

No valid data, do not capture                                     00                    IDQ pin inactive
and do not increment pointer

Notes
1. The leading byte sequence is: FFH-00H-00H.
2. The MSB of the SAV/EAV code byte is controlled by:

     a) Scaler output data: task A  MSB = CONLH[90H[7]]; task B  MSB = CONLH[C0H[7]].
     b) VBI data slicer output data: DID[5:0] 5DH[5:0] = 3EH  MSB = 1; DID[5:0] 5DH[5:0] = 3FH  MSB = 0.

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2004 Mar 16              invalid data    timing reference code internal header     sliced data  and filling data           timing reference code invalid data                      Philips Semiconductors
                               or
                                                                                                                                                                       PC-CODEC
                    end of raw VBI line

                    ...  00 00 FF 00 00 SAV SDID DC IDI1 IDI2 D1_3 D1_4 D2_1                    ... DDC_3 DDC_4 CS BC FF 00 00 EAV 00 00 ...

             ... FF 00 00 EAV                                     D1_1 D1_2                                       ANC data output is only filled up            MHB549
                                                                                                                  to the Dword boundary
                                                      ANC header  internal header  sliced data

                                         00 FF FF DID SDID DC IDI1 IDI2 D1_3 D1_4 ... DDC_3 DDC_4 CS BC 00 00 ...

             ANC header active for DID (subaddress 5DH) <3EH

                                                                  Fig.38 Sliced data formats on the I port in 8-bit mode.

             Table 49 Explanation to Fig.38

             NAME                                                                  EXPLANATION

88           SAV    start of active data; see Table 50
             SDID   sliced data identification: NEP(1), EP(2), SDID5 to SDID0, freely programmable via I2C-bus subaddress 5EH, bits 5 to 0, e. g. to be used as
                    source identifier
             DC     Dword count: NEP(1), EP(2), DC5 to DC0. DC describes the number of succeeding 32-bit words:

                    � For SAV/EAV mode DC is fixed to 11 Dwords (byte value 4BH)

                    � For ANC mode it is: DC = 1/4(C + n), where C = 2 (the two data identification bytes IDI1 and IDI2) and n = number of decoded bytes
                       according to the chosen text standard.

                        Note that the number of valid bytes inside the stream can be seen in the BC byte.                                                                          Product specification
             IDI1 internal data identification 1: OP(3), FID (field 1 = 0, field 2 = 1), LineNumber8 to LineNumber3 = Dword 1 byte 1; see Table 50
             IDI2 internal data identification 2: OP(3), LineNumber2 to LineNumber0, DataType3 to DataType0 = Dword 1 byte 2; see Table 50                             SAA7108E; SAA7109E

             Dn_m   Dword number n, byte number m
             DDC_4  last Dword byte 4, note: for SAV/EAV framing DC is fixed to 0BH, missing data bytes are filled up; the fill value is A0H
             CS     the check sum byte, the check sum is accumulated from the SAV (respectively DID) byte to the DDC_4 byte
             BC     number of valid sliced bytes counted from the IDI1 byte

             EAV end of active data; see Table 50

             Notes
             1. Inverted EP (bit 7); for EP see note 2.
             2. Even parity (bit 6) of bits 5 to 0.
             3. Odd parity (bit 7) of bits 6 to 0.
Philips Semiconductors                                                                     Product specification

  PC-CODEC                                                           SAA7108E; SAA7109E

Table 50 Bytes stream of the data slicer

  NICK        COMMENT        BIT 7        BIT 6    BIT 5    BIT 4    BIT 3    BIT 2    BIT 1    BIT 0
NAME                        NEP(1)       EP(2)      0        1        0      FID(3)    I1(4)    I0(4)
DID,    subaddress
SAV,    5DH = 00H            NEP          EP       0 D4[5DH] D3[5DH] D2[5DH] D1[5DH] D0[5DH]
EAV     subaddress 5DH;
        bit 5 = 1            1            FID(3)   V(6)     H(7)     P3       P2       P1       P0
SDID    subaddress 5DH
        bit 5 = 3EH; note 5  0            FID(3)   V(6)     H(7)     P3       P2       P1       P0
DC(8)   subaddress 5DH
IDI1    bit 5 = 3FH; note 5  NEP          EP D5[5EH] D4[5EH] D3[5EH] D2[5EH] D1[5EH] D0[5EH]
IDI2    programmable via
CS      subaddress 5EH       NEP           EP(2)    DC5      DC4      DC3      DC2      DC1      DC0
BC                           OP(9)        FID(3)   LN8(10)  LN7(10)  LN6(10)  LN5(10)  LN4(10)  LN3(10)
        check sum byte        OP          LN2(10)  LN1(10)  LN0(10)  DT3(11)  DT2(11)  DT1(11)  DT0(11)
        valid byte count     CS6           CS6
                              OP                    CS5      CS4      CS3      CS2      CS1      CS0
                                             0     CNT5     CNT4     CNT3     CNT2     CNT1     CNT0

Notes
1. NEP = inverted EP (see note 2).
2. EP = Even Parity of bits 5 to 0.
3. FID = 0: field 1; FID = 1: field 2.
4. I1 = 0 and I0 = 0: before line 1; I1 = 0 and I0 = 1: lines 1 to 23; I1 = 1 and I0 = 0: after line 23; I1 = 1 and I0 = 1:

     line 24 to end of field.
5. Subaddress 5DH at 3EH and 3FH are used for ITU 656 like SAV/EAV header generation; recommended value.
6. V = 0: active video; V = 1: blanking.
7. H = 0: start of line; H = 1: end of line.
8. DC = Data Count in Dwords according to the data type.
9. OP = Odd Parity of bits 6 to 0.
10. LN = Line Number.
11. DT = Data Type according to table.

2004 Mar 16                                        89
Philips Semiconductors                                                                                                                Product specification

  PC-CODEC                                                                                                      SAA7108E; SAA7109E

9.6 Audio clock generation                                                                       � Audio master Clocks Nominal Increment, ACNI[21:0]
         (subaddresses 30H to 3FH)                                                                  36H[5:0] 35H[7:0] 34H[7:0] according to the equation:

The SAA7108E; SAA7109E incorporates the generation of                                            ACNI[21:0]  =  round    c--a--r-u-y---sd---ti-ao----l-f--fr-r-e-e--q--q--u-u--e-e--n--n--c-c--y-y-  �  223
a field-locked audio clock, as an auxiliary function for video                                                         
capture. An audio sample clock, that is locked to the field
frequency, ensures that there is always the same                                                 See Table 51 for examples.
predefined number of audio samples associated with a
field, or a set of fields. This ensures synchronous playback                                     Remark: For standard applications the synthesized audio
of audio and video after digital recording (e.g. capture to                                      clock AMCLK can be used directly as master clock and as
hard disk), MPEG or other compression or non-linear                                              input clock for port AMXCLK (short cut) to generate
editing.                                                                                         ASCLK and ALRCLK. For high-end applications it is
                                                                                                 recommended to use an external analog PLL circuit to
9.6.1 MASTER AUDIO CLOCK                                                                         enhance the performance of the generated audio clock.

The audio clock is synthesized from the same crystal
frequency as the line-locked video clock is generated. The
master audio clock is defined by the parameters:

� Audio master Clocks Per Field, ACPF[17:0] 32H[1:0]
   31H[7:0] 30H[7:0] according to the equation:

   ACPF[17:0] = rounda--f--ui-e--d--l-d-i-o---f--rf--re--e-q--q-u--u--e--e-n--n-c--c--y-y--

Table 51 Programming examples for audio master clock generation

  CRYSTAL               FIELD                         ACPF                                       HEX                            ACNI                                                                    HEX
FREQUENCY                (Hz)         DECIMAL                                                                   DECIMAL

     (MHz)

AMCLK = 256 � 48 kHz (12.288 MHz)

32.11                     50          245 760                                                    3C000                 3 210 190                                                                        30FBCE
                        59.94         205 005                                                    320CD                 3 210 190                                                                        30FBCE

24.576                    50              -                                                          -                      -                                                                                -
                        59.94             -                                                          -                      -                                                                                -

AMCLK = 256 � 44.1 kHz (11.2896 MHz)  225 792                                                    37200                 2 949 362                                                                        2D00F2
                                      188 348                                                    2DFBC                 2 949 362                                                                        2D00F2
32.11                     50          225 792                                                    37200                 3 853 517                                                                        3ACCCD
                        59.94         188 348                                                    2DFBC                 3853 517                                                                         3ACCCD

24.576                    50          163 840                                                    28000                 2 140127                                                                         20A7DF
                        59.94         136 670                                                    215DE                 2 140 127                                                                        20A7DF
                                      163 840                                                    28000                 2 796 203                                                                        2AAAAB
AMCLK = 256 � 32 kHz (8.192 MHz)      136 670                                                    215DE                 2 796 203                                                                        2AAAAB

32.11                     50
                        59.94

24.576                    50
                        59.94

2004 Mar 16                                                                                  90
Philips Semiconductors                                                                   Product specification

  PC-CODEC                                                         SAA7108E; SAA7109E

9.6.2 SIGNALS ASCLK AND ALRCLK
Two binary divided signals ASCLK and ALRCLK are provided for slower serial digital audio signal transmission and for
channel-select. The frequencies of these signals are defined by the parameters:
� SDIV[5:0] 38H[5:0] according to the equation: fASCLK = -(--S----D--f--IA--V-M----X+---C--1-L---K)----�-----2-  SDIV[5:0] = 2-f-A--f-M-A---XS---CC---L-L--KK- � 1
� LRDIV[5:0] 39H[5:0] according to the equation: fALRCLK = L----R--f--AD---S--I-CV---L---K�-----2-  LRDIV[5:0] = 2----ff--AA---SL---CR---LC--K-L---K-

See Table 52 for examples.

Table 52 Programming examples for ASCLK/ALRCLK clock generation

AMXCLK       ASCLK                          SDIV          ALRCLK                      LRDIV
  (MHz)       (kHz)                                         (kHz)
12.288                       DECIMAL                HEX      48   DECIMAL                                   HEX
              1 536                 3                 03                16                                    10
11.2896       768                  7                 07     44.1        8                                    08
             1 411.2                3                 03                16                                    10
  8.192      2 822.4                1                 01      32        32                                    10
              1 024                 3                 03                16                                    10
              2 048                 1                 01                32                                    10

9.6.3 OTHER CONTROL SIGNALS
Further control signals are available to define reference clock edges and vertical references; see Table 53

Table 53 Control signals

CONTROL                                              DESCRIPTION
SIGNAL

APLL[3AH[3]] Audio PLL mode:

             0: PLL closed

             1: PLL open

AMVR[3AH[2]] Audio Master clock Vertical Reference:

             0: internal vertical reference

             1: external vertical reference

LRPH[3AH[1]] ALRCLK Phase:

             0: invert ASCLK, ALRCLK edges triggered by falling edge of ASCLK

             1: do not invert ASCLK, ALRCLK edges triggered by rising edge of ASCLK

SCPH[3AH[0]] ASCLK Phase:

             0: invert AMXCLK, ASCLK edges triggered by falling edge of AMXCLK

             1: do not invert AMXCLK, ASCLK edges triggered by rising edge of AMXCLK

2004 Mar 16                                          91
Philips Semiconductors                                                                         Product specification

  PC-CODEC                                                               SAA7108E; SAA7109E

10 INPUT/OUTPUT INTERFACES AND PORTS OF                            10.1 Analog terminals
     DIGITAL VIDEO DECODER PART
                                                                   The SAA7108E; SAA7109E has 6 analog inputs
The SAA7108E; SAA7109E has 5 different I/O interfaces.             AI21 to AI24, AI11 and AI12 (see Table 54) for composite
These are:                                                         video CVBS or S-video Y/C signal pairs. Additionally, there
                                                                   are two differential reference inputs, which must be
� Analog video input interface, for analog CVBS and/or             connected to ground via a capacitor equivalent to the
   Y and C input signals                                           decoupling capacitors at the 6 inputs. There are no
                                                                   peripheral components required other than the decoupling
� Audio clock port                                                 capacitors and 18 /56  termination resistors, one set
� Digital real-time signal port (RT port)                          per connected input signal (see also application example
� Digital video expansion port (X port), for unscaled digital      in Fig.52). Two anti-alias filters are integrated, and self
                                                                   adjusting via the clock frequency.
   video input and output
                                                                   Clamp and gain control for the two ADCs are also
� Digital image port (I port) for scaled video data output         integrated. An analog video output pin (AOUT) is provided
   and programming                                                 for testing purposes.

� Digital host port (H port) for extension of the image port
   or expansion port from 8 to 16-bit.

Table 54 Analog pin description

SYMBOL            PIN            I/O                           DESCRIPTION                             BIT
                                      analog video signal inputs, e.g. 2 CVBS signals and   MODE3 to MODE0
AI24 to AI21 P6, P7, P9 I             two Y/C pairs can be connected simultaneously
                      and P10                                                               AOSL1 and AOSL0
                                      analog video output, for test purposes                -
AI12 and AI11 P11 and P13             analog reference pins for differential ADC operation

AOUT         M10                 O

AI1D and AI2D P12 and P8 I

10.2 Audio clock signals

The SAA7108E; SAA7109E also synchronizes the audio clock and sampling rate to the video frame rate, via a very slow
PLL. This ensures that the multimedia capture and compression processes always gather the same predefined number
of samples per video frame.

An audio master clock AMCLK and two divided clocks, ASCLK and ALRCLK, are generated; see Table 55.
� ASCLK: can be used as audio serial clock
� ALRCLK: audio left/right channel clock.

The ratios are programmable, see Section 9.6.

Table 55 Audio clock pin description

SYMBOL PIN I/O                        DESCRIPTION                                           BIT

AMCLK K12 O             audio master clock output                        ACPF[17:0] 32H[1:0] 31H[7:0] 30H[7:0]
AMXCLK J12 I                                                             and ACNI[21:0] 36H[5:0] 35H[7:0]
                        external audio master clock input for the clock  34H[7:0]
                        division circuit, can be directly connected to
                        output AMCLK for standard applications           -

ASCLK  K14 O            serial audio clock output, can be synchronized to SDIV[5:0] 38H[5:0] and SCPH[3AH[0]]
                        rising or falling edge of AMXCLK

ALRCLK J13 O            audio channel (left/right) clock output, can be LRDIV[5:0] 39H[5:0] and LRPH[3AH[1]]
                        synchronized to rising or falling edge of ASCLK

2004 Mar 16                                                    92
Philips Semiconductors                                                                    Product specification

  PC-CODEC                                                          SAA7108E; SAA7109E

10.3 Clock and real-time synchronization signals                 The Line-Locked Clock (LLC) is the double pixel clock at a
                                                                 nominal 27 MHz. It is locked to the selected video input,
A crystal accurate frequency reference is required for the       generating baseband video pixels according to "ITU
generation of the line-locked video (pixel) clock LLC, and       recommendation 601". In order to support interfacing
the frame-locked audio serial bit clock. An oscillator is        circuits, a direct pixel clock LLC2 is also provided.
built-in, for fundamental or 3rd-harmonic crystals. The
supported crystal frequencies are 32.11 or 24.576 MHz            The pins for line and field timing reference signals are
(defined during reset by strapping pin ALRCLK).                  RTCO, RTS1 and RTS0. Various real-time status
                                                                 information can be selected for the RTS pins. The signals
Alternatively pins XTALId and XTALIe can be driven from          are always available (output) and reflect the
an external single-ended oscillator.                             synchronization operation of the decoder part in the
                                                                 SAA7108E; SAA7109E. The function of the RTS1 and
The crystal oscillation can be propagated as clock to other      RTS0 pins can be defined by bits RTSE1[3:0] 12H[7:4] and
ICs in the system via pin XTOUTd.                                RTSE0[3:0] 12H[3:0]; see Table 56.

Table 56 Clock and real-time synchronization signals

SYMBOL PIN I/O                            DESCRIPTION                                         BIT

Crystal oscillator

XTALId       P2 I input for crystal oscillator, or reference clock                            -
                                                                                              -
XTALOd P3 O output of crystal oscillator                                                      XTOUTE[14H[3]]

XTOUTd P4 O reference (crystal) clock output drive (optional)                                 -
                                                                                              -
Real-time signals (RT port)                                                                   -

LLC          M14 O line-locked clock; nominal 27 MHz, double pixel clock locked to the        RTSE0[3:0] 12H[3:0]
                                                                                              RTSE1[3:0] 12H[7:4]
                        selected video input signal

LLC2         L14 O line-locked pixel clock; nominal 13.5 MHz

RTCO         L13 O real-time control output; transfers real-time status information
                             supporting RTC level 3.1 (see external document "RTC Functional
                             Description", available on request)

RTS0         K13 O real-time status information line 0; can be programmed to carry
                              various real-time informations; see Table 167

RTS1         L10 O real-time status information line 1; can be programmed to carry
                              various real-time informations; see Table 168

2004 Mar 16                                                  93
Philips Semiconductors                                                                                  Product specification

  PC-CODEC                                                                        SAA7108E; SAA7109E

10.4 Video expansion port (X port)                                As output, these are direct copies of the decoder signals.

The expansion port is intended for transporting video             The data transfers through the expansion port represent a
streams of image data from other digital video circuits such      single D1 port, with half duplex mode. The SAV and EAV
as MPEG encoder/decoder and video phone codec, to the             codes may be inserted optionally for data input (controlled
image port (I port); see Table 57.                                by bit XCODE[92H[3]]). The input/output direction is
                                                                  switched for complete fields only.
The expansion port consists of two groups of signals/pins:

� 8-bit data, I/O, regular video components Y-CB-CR
   4 : 2 : 2, i.e. CB-Y-CR-Y, byte serial, exceptionally raw
   video samples (e.g. ADC test). In input mode the data
   bus can be extended to 16-bit by pins HPD7 to HPD0.

� Clock, synchronization and auxiliary signals,
   accompanying the data stream, I/O.

Table 57 Signals dedicated to the expansion port

SYMBOL PIN              I/O                  DESCRIPTION                                   BIT

XPD7 to      K2, K3,    I/O X port data: in output mode controlled by decoder OFTS[2:0] 13H[2:0], 91H[7:0]
XPD0         L1 to L3,         section, for data format see Table 58; in input mode and C1H[7:0]
             M1, M2            Y-CB-CR 4 : 2 : 2 serial input data or luminance part
              and N1           of a 16-bit Y-CB-CR 4 : 2 : 2 input

XCLK         M3         I/O clock at expansion port: if output, then copy of LLC; XCKS[92H[0]]
                               as input normally a double pixel clock of up to
                               32 MHz or a gated clock (clock gated with a
                               qualifier)

XDQ          M4         I/O data valid flag of the expansion port input              -

                             (qualifier): if output, then decoder (HREF and

                             VGATE) gate (see Fig.31)

XRDY         N3         O data request flag = ready to receive, to work with XRQT[83H[2]]
                               optional buffer in external device, to prevent internal
                               buffer overflow;
                               second function: input related task flag A/B

XRH          N2         I/O horizontal reference signal for the X port: as output: XRHS[13H[6]], XFDH[92H[6]]

                             HREF or HS from the decoder (see Fig.31); as            and XDH[92H[2]]

                             input: a reference edge for horizontal input timing

                             and a polarity for input field ID detection can be

                             defined

XRV          L5         I/O vertical reference signal for the X port: as output: XRVS[1:0] 13H[5:4],

                             V123 or field ID from the decoder,                      XFDV[92H[7]] and XDV[1:0]

                             see Figs 29 and 30; as input: a reference edge for 92H[5:4]

                             vertical input timing and for input field ID detection

                             can be defined

XTRI         K1         I port control: switches X port input to 3-state             XPE[1:0] 83H[1:0]

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  PC-CODEC                                                         SAA7108E; SAA7109E

10.4.1 X PORT CONFIGURED AS OUTPUT                                 � Raw samples (data types 0 to 5 and 7 to 14): CB-CR
                                                                      samples are similar to data type 6, but CVBS samples
If the data output is enabled at the expansion port, then the         are transferred instead of processed luminance samples
data stream from the decoder is present. The data format              within the Y time slots.
of the 8-bit data bus is dependent on the chosen data type
which is selectable by the line control registers LCR2                The amplitude and offset of the CVBS signal is
to LCR24; see Table 33. In contrast to the image port, the            programmable via RAWG7 to RAWG0 and
sliced data format is not available on the expansion port.            RAWO7 to RAWO0, see Chapter 18,
Instead, raw CVBS samples are always transferred if any               Tables 174 and 175. For nominal levels see Fig.26.
sliced data type is selected.
                                                                   The relationship of LCR programming to line numbers is
Details of some of the data types on the expansion port are        described in Section 9.2; see Tables 34 to 37.
as follows:
                                                                   The data type selections by LCR are overruled by setting
� Active video: (data type 15) contains components                 OFTS2 = 1 (subaddress 13H bit 2). This setting is mainly
   Y-CB-CR 4 : 2 : 2 signal, 720 active pixels per line. The       intended for device production testing. The VPO-bus
   amplitude and offsets are programmable via                      carries the upper or lower 8 bits of the two ADCs
   DBRI7 to DBRI0, DCON7 to DCON0,                                 depending on the OFTS[1:0] 13H[1:0] settings; see
   DSAT7 to DSAT0, OFFU1, OFFU0, OFFV1 and                         Table 169. The output configuration is done via
   OFFV0. For nominal levels see Fig.25.                           MODE[3:0] 02H[3:0] settings; see Table 151. If a Y/C
                                                                   mode is selected, the expansion port carries the
� Test line: (data type 6) is similar to the active video          multiplexed output signals of both ADCs, in CVBS mode
   format, with some constraints within the data                   the output of only one ADC. No timing reference codes are
   processing:                                                     generated in this mode.

   � adaptive chrominance comb filter, vertical filter             Remark: The LSBs (bit 0) of the ADCs are also available
      (chrominance comb filter for NTSC standards, PAL             on pin RTS0; see Table 167.
      phase error correction) within the chrominance
      processing are disabled                                      The SAV/EAV timing reference codes define the start and
                                                                   end of valid data regions. The ITU-blanking code
   � adaptive luminance comb filter, peaking and                   sequence `- 80 - 10 - 80 - 10 -...' is transmitted during the
      chrominance trap are bypassed within the luminance           horizontal blanking period, between EAV and SAV.
      processing.
                                                                   The position of the F bit is constant according to ITU 656;
   This data type is defined for future enhancements. It can       see Tables 60 and 61.
   be activated for lines containing standard test signals
   within the vertical blanking period. Currently most             The V bit can be generated in two different ways (see
   sources do not contain test lines. For nominal levels           Tables 60 and 61) controlled via OFTS1 and OFTS0; see
   see Fig.25.                                                     Table 169.

                                                                   F and V bits change synchronously with the EAV code.

Table 58 Data format on the expansion port

BLANKING          TIMING    720 PIXELS Y-CB-CR 4 : 2 : 2 DATA(2)        TIMING    BLANKING
  PERIOD     REFERENCE                                             REFERENCE        PERIOD
             CODE (HEX)(1)                                         CODE (HEX)(1)

... 80 10 FF 00 00 SAV CB0 Y0 CR0 Y1 CB2 Y2 ... CR718 Y719 FF 00 00 EAV 80 10 ...

Notes

1. The generation of the timing reference codes can be suppressed by setting OFTS[2:0] to `010'; see Table 169. In
     this event the code sequence is replaced by the standard `- 80 - 10 -' blanking values.

2. If raw samples or sliced data are selected by the line control registers (LCR2 to LCR24), the Y samples are replaced
     by CVBS samples.

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Table 59 SAV/EAV format on expansion port XPD7 to XPD0

BIT 7             BIT 6                   BIT 5                            BIT 4       BIT 3 BIT 2 BIT 1 BIT 0
  1                (F)                     (V)                               (H)       (P3) (P2) (P1) (P0)

       field bit               vertical blanking bit           format                  reserved; evaluation not
                                                                  H = 0 in SAV format  recommended (protection
             1st field: F = 0             VBI: V = 1              H = 1 in EAV format  bits according to ITU 656)

             2nd field: F = 1             active video: V = 0

       for vertical timing see Tables 60 and 61

Table 60 525 lines/60 Hz vertical timing

LINE NUMBER       F (ITU 656)             OFTS[2:0] = 000 (ITU 656)         V
                                                           1
      1 to 3            1                                  1                            OFTS[2:0] = 001
     4 to 19            0                                  0
                        0                                  0         according to selected VGATE position type via
        20              0                                  0         VSTA and VSTO (subaddresses 15H to 17H);
        21              0                                  0         see Tables 171 to 173
    22 to 261           0                                  0
       262              0                                  1
       263              0                                  1
  264 and 265           1                                  0
   266 to 282           1                                  0
       283              1                                  0
       284              1                                  0
   285 to 524           1
       525

Table 61 625 lines/50 Hz vertical timing

LINE NUMBER       F (ITU 656)             OFTS[2:0] = 000 (ITU 656)        V
                                                           1
     1 to 22            0                                  0                             OFTS[1:0] = 10
        23              0                                  0
                        0                                  0         according to selected VGATE position type via
    24 to 309           0                                  1         VSTA and VSTO (subaddresses 15H to 17H);
       310              0                                  1         see Tables 171 to 173
                        1                                  0
  311 and 312           1                                  0
   313 to 335           1                                  0
                        1                                  1
       336              1
   337 to 622

       623
  624 and 625

2004 Mar 16                           &nbs