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M5M51008VP-10L

器件型号:M5M51008VP-10L
厂商名称:Mitsubishi Electric
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器件描述

1048576-BIT(131072-WORD BY 8-BIT)CMOS STATIC RAM

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M5M51008VP-10L器件文档内容

                                                                                                                                1997-3/25
                                                                                                                   MITSUBISHI LSIs

                                   M5M51008BP,FP,VP,RV,KV,KR -55L,-70L,-10L,
                                                                           -55LL,-70LL,-10LL

                                                          1048576-BIT(131072-WORD BY 8-BIT)CMOS STATIC RAM

DESCRIPTION                                                                 PIN CONFIGURATION (TOP VIEW)

The M5M51008BP,FP,VP,RV,KV,KR are a 1048576-bit CMOS                                    NC 1                   32 VCC   ADDRESS
static RAM organized as 131072 word by 8-bit which are                                  A16 2                           INPUT
fabricated using high-performance triple polysilicon CMOS                               A14 3                  31  A15
technology. The use of resistive load NMOS cells and CMOS                               A12 4
periphery result in a high density and low power static RAM.                            A7 5                   30  S2   CHIP SELECT
                                                                                        A6 6                            INPUT
  They are low standby current and low operation current and ideal                      A5 7
for the battery back-up application.                                                    A4 8                   W 29     WRITE CONTROL
                                                                                        A3 9
   The M5M51008BVP,RV,KV,KR are packaged in a 32-pin thin                               A2 10                           INPUT
small outline package which is a high reliability and high density                      A1 11
surface mount device(SMD).Two types of devices are available.                           A0 12                  28 A13
VP,KV(normal lead bend type package),RV,KR(reverse lead bend                            DQ1 13
type package). Using both types of devices, it becomes very easy            ADDRESS     DQ2 14  M5M51008BP,FP  27 A8    ADDRESS
to design a printed circuit board.                                             INPUTS   DQ3 15                 26 A9    INPUTS
                                                                                        GND 16
                                                                                  DATA                         25 A11
                                                                              INPUTS/
                                                                            OUTPUTS                            24  OE OUTPUT ENABLE
                                                                                                                           INPUT
                                                                                                                        ADDRESS
                                                                                                               23  A10  INPUT

                                                                                                               22  S1   CHIP SELECT
                                                                                                                        INPUT

FEATURES                                                                                                       21 DQ8

                                                Power supply current                                           20 DQ7   DATA
                                                                                                               19 DQ6   INPUTS/
   Type name                       Access time  Active  stand-by                                               18 DQ5   OUTPUTS
                                      (max)               (max)
                                                (1MHz)
                                                (max)                                                          17 DQ4

   M5M51008BP,FP,VP,RV,KV,KR-55L    55ns        15mA 100�A                              Outline 32P4(P), 32P2M-A(FP)
   M5M51008BP,FP,VP,RV,KV,KR-70L    70ns
   M5M51008BP,FP,VP,RV,KV,KR-10L   100ns                        (Vcc=5.5V)
   M5M51008BP,FP,VP,RV,KV,KR-55LL   55ns
   M5M51008BP,FP,VP,RV,KV,KR-70LL   70ns        15mA       20�A             A11 1                                       32 OE
   M5M51008BP,FP,VP,RV,KV,KR-10LL  100ns                                    A9 2                                        31 A10
                                                          (Vcc=5.5V)        A8 3                                        30 S1
                                                                            A13 4
                                                           0.3�A            W5                                          29 DQ8
                                                                            S2 6
                                                        (Vcc=3.0V,typ)      A15 7                                       28 DQ7
                                                                            VCC 8                                       27 DQ6
   Single +5V power supply                                                  NC 9        M5M51008BVP,KV                  26 DQ5
   Low stand-by current 0.3�A (typ.)                                        A16 10                                      25 DQ4
   Directly TTL compatible : All inputs and outputs                         A14 11                                      24 GND
   Easy memory expansion and power down by S1,S2                            A12 12                                      23 DQ3
   Data hold on +2V power supply                                            A7 13                                       22 DQ2
   Three-state outputs : OR - tie capability                                A6 14                                       21 DQ1
   OE prevents data contention in the I/O bus                               A5 15                                       20 A0
   Common data I/O                                                          A4 16                                       19 A1
                                                                                                                        18 A2
   Package                                                                                                              17 A3

    M5M51008BP ������������ 32pin 600mil DIP
    M5M51008BFP ������������ 32pin 525mil SOP
    M5M51008BVP,RV ������������ 32pin 8 X 20 mm2 TSOP
    M5M51008BKV,KR ������������ 32pin 8 X 13.4 mm2 TSOP

APPLICATION                                                                         Outline 32P3H-E(VP), 32P3K-B(KV)
Small capacity memory units

                                                                            A4 16       M5M51008BRV,KR                  17 A3
                                                                            A5 15                                       18 A2
                                                                            A6 14                                       19 A1
                                                                            A7 13                                       20 A0
                                                                            A12 12                                      21 DQ1
                                                                            A14 11                                      22 DQ2
                                                                            A16 10                                      23 DQ3
                                                                            NC 9                                        24 GND
                                                                            VCC 8                                       25 DQ4
                                                                            A15 7                                       26 DQ5
                                                                            S2 6                                        27 DQ6
                                                                            W5                                          28 DQ7
                                                                            A13 4                                       29 DQ8
                                                                            A8 3                                        30 S1
                                                                            A9 2                                        31 A10
                                                                            A11 1                                       32 OE

                                                                                    Outline 32P3H-F(RV), 32P3K-C(KR)

                                                                                                                                   NC : NO CONNECTION

1                                                        MITSUBISHI

                                                         ELECTRIC
                                                                                                                                        1997-3/25
                                                                                                                           MITSUBISHI LSIs

                                           M5M51008BP,FP,VP,RV,KV,KR -55L,-70L,-10L,
                                                                                   -55LL,-70LL,-10LL

                                                                  1048576-BIT(131072-WORD BY 8-BIT)CMOS STATIC RAM

FUNCTION                                                                         When setting S1 at a high level or S2 at a low level, the chip are
                                                                               in a non-selectable mode in which both reading and writing are
The operation mode of the M5M51008B series are determined by                   disabled. In this mode, the output stage is in a high- impedance
a combination of the device control inputs S1,S2,W and OE.                     state, allowing OR-tie with other chips and memory expansion by
                                                                               S1 and S2. The power supply current is reduced as low as the
Each mode is summarized in the function table.                                stand-by current which is specified as ICC3 or ICC4, and the
  A write cycle is executed whenever the low level W overlaps with             memory data can be held at +2V power supply, enabling battery
the low level S1 and the high level S2. The address must be set up             back-up operation during power failure or power-down operation in
before the write cycle and must be stable during the entire cycle.             the non-selected mode.
The data is latched into a cell on the trailing edge of W,S1 or
S2,whichever occurs first,requiring the set-up and hold time
relative to these edge to be maintained. The output enable input
OE directly controls the output stage. Setting the OE at a high
level, the output stage is in a high-impedance state, and the data
bus contention problem in the write cycle is eliminated.
  A read cycle is executed by setting W at a high level and OE at a
low level while S1 and S2 are in an active state(S1=L,S2=H).

FUNCTION TABLE

S1 S2  W OE Mode                                       DQ      ICC
XL
HX     X X Non selection High-impedance Stand-by
LH
LH     X X Non selection High-impedance Stand-by
LH
       LX                   Write                      Din     Active

       HL                   Read                       Dout    Active

       HH                                  High-impedance Active

BLOCK DIAGRAM

        A4 8          *                                                                                  *         13 DQ1
        A5 7   16                                                                                              21
        A6 6   15           ADDRESS INPUT                    131072 WORDS      SENSE AMP.                      22  14 DQ2
        A7 5   14              BUFFER                                X 8 BITS                OUTPUT            23  15 DQ3
       A12 4   13                         ROW                                                    BUFFER        25
       A14 3   12                             DECODER          (1024 ROWS                                      26  17 DQ4    DATA
       A16 2   11                                               X128 COLUMNS                                   27  18 DQ5    INPUTS/
       A15 31  10                                                                                              28  19 DQ6    OUTPUTS
       A13 28   7                                                  X 8BLOCKS)                                  29
        A8 27   4                                                                                                  20 DQ7
                3                                                      CLOCK                                       21 DQ8
                                                                   GENERATOR
ADDRESS                     ADDRESS INPUT  COLUMN                              DATA INPUT
   INPUTS                      BUFFER         DECODER                             BUFFER

                  A0 12 20
                  A2 10 18
                  A3 9 17
                A10 23 31

                                                                                                                          WRITE

                                                                                                         5         29 W CONTROL

                            ADDRESS INPUT                                                                                 INPUT
                               BUFFER
        A1 11 19                           BLOCK                                                         30 22 S1 CHIP
       A11 25 1                               DECODER
        A9 26 2                                                                                          6         30 S2     SELECT
                                                                                                                             INPUTS

                                                                                                                               OUTPUT
                                                                                                         32 24 OE ENABLE

                                                                                                                               INPUT

                                                                                                         8         32 VCC

                                                                                                         24        16  GND
                                                                                                                       (0V)

          * Pin numbers inside dotted line show those of TSOP  MITSUBISHI
                                                               ELECTRIC
2
                                                                                                                                             1997-3/25
                                                                                                                                MITSUBISHI LSIs

                                                M5M51008BP,FP,VP,RV,KV,KR -55L,-70L,-10L,
                                                                                        -55LL,-70LL,-10LL

                                                                       1048576-BIT(131072-WORD BY 8-BIT)CMOS STATIC RAM

ABSOLUTE MAXIMUM RATINGS

   Symbol                    Parameter                                                    Conditions                Ratings            Unit
                                                                         With respect to GND
   Vcc     Supply voltage                                                Ta=25�C                                    � 0.3*~7           V

   VI      Input voltage                                                                                       � 0.3*~Vcc + 0.3        V

   VO      Output voltage                                                                                             0~Vcc            V

   Pd      Power dissipation                                                                                          700              mW

   Topr    Operating temperature                                                                                      0~70             �C

   Tstg    Storage temperature                                                                                 � 65~150                �C

* �3.0V in case of AC ( Pulse width  30ns )

DC ELECTRICAL CHARACTERISTICS (Ta=0~70�C, Vcc=5V�10%, unless otherwise noted)

   Symbol  Parameter                            Test conditions                                                       Limits           Unit

                                                                                                               Min Typ Max

   VIH     High-level input voltage                                                                            2.2             Vcc     V
                                                                                                                              +0.3V

   VIL     Low-level input voltage                                                                             �0.3*          0.8      V
   VOH1    High-level output voltage 1 IOH= �0.5mA                                                              2.4
                                                                                                                                       V

   VOH2    High-level output voltage 2 IOH= �0.05mA                                                             Vcc                    V
                                                                                                               -0.5V

   VOL     Low-level output voltage IOL=2mA                                                                                   0.4      V

   II      Input current                        VI=0~Vcc                                                                      �1       �A

   IO      Output current in off-state          S1=VIH or S2=VIL or OE=VIH                                                    �1       �A
                                                VI/O=0~VCC

   ICC1    Active supply current                S10.2V,S2Vcc�0.2V,                                       Min            35 70
           (AC, MOS level)                      other inputs0.2V or Vcc�0.2V                            cycle         (40)** (80)** mA
                                                Output-open(duty 100%)
                                                                                                        1MHz             4 15
   ICC2    Active supply current                S1=VIL,S2=VIH,
           (AC, TTL level)                      other inputs=VIH or VIL                                  Min            38 70
                                                Output-open(duty 100%)                                  cycle         (43)** (85)** mA

                                                1) S2  0.2V                                             1MHz             5 15
                                                2) S1  VCC�0.2V,
                                                                                                        -L                    100
                                                   S2  VCC�0.2V
   ICC3    Stand-by current                     other inputs=0~VCC                                                                     �A

                                                S1=VIH or S2=VIL,                                       -LL                      20
                                                other inputs=0~VCC
   ICC4    Stand-by current                                                                                                         3  mA

* �3.0V in case of AC ( Pulse width  30ns )
** inside ( ) is a value of -55L,-55LL

CAPACITANCE (Ta=0~70�C, Vcc=5V�10%, unless otherwise noted)

   Symbol                    Parameter                                                 Test conditions                Limits           Unit

                                                                         VI=GND, VI=25mVrms, f=1MHz            Min Typ Max
                                                                         VO=GND,VO=25mVrms, f=1MHz
   CI      Input capacitance                                                                                                  6        pF

   CO      Output capacitance                                                                                                    8     pF

Note 1: Direction for current flowing into an IC is positive (no mark).

       2: Typical value is Vcc = 5V, Ta = 25�C

3                                                                        MITSUBISHI

                                                                         ELECTRIC
                                                                                                                         1997-3/25
                                                                                                            MITSUBISHI LSIs

                            M5M51008BP,FP,VP,RV,KV,KR -55L,-70L,-10L,
                                                                    -55LL,-70LL,-10LL

                                                   1048576-BIT(131072-WORD BY 8-BIT)CMOS STATIC RAM

AC ELECTRICAL CHARACTERISTICS (Ta=0~70�C, Vcc=5V�10%, unless otherwise noted)

(1) MEASUREMENT CONDITIONS                                                                                VCC
Input pulse level �������������� VIH=2.4V,VIL=0.6V (-70L,-10L,-70LL,-10LL)
                                                                                                               1.8k
                                    VIH=3.0V,VIL=0.0V (-55L,-55LL)
Input rise and fall time ����� 5ns                                                   DQ
Reference level ���������������� VOH=VOL=1.5V
Output loads ��������������������� Fig.1,CL=100pF (-10L,-10LL,)                               990              CL ( Including scope
                                                                                                                                  and JIG )
                                             CL=30pF (-55L,-70L,-55LL,-70LL)
                                             CL=5pF (for ten,tdis)                            Fig.1 Output load
                                     Transition is measured � 500mV from steady
                                     state voltage. (for ten,tdis)

(2) READ CYCLE

                                                                                              Limits

   Symbol        Parameter                                                       -55L,LL  -70L,LL              -10L,LL   Unit

                                                                                 Min Max Min Max Min Max

   tCR        Read cycle time                                                    55       70              100            ns
   ta(A)      Address access time
   ta(S1)     Chip select 1 access time                                              55               70       100       ns
   ta(S2)     Chip select 2 access time
   ta(OE)     Output enable access time                                              55               70       100       ns
   tdis(S1)   Output disable time after S1 high
   tdis(S2)   Output disable time after S2 low                                       55               70       100       ns
   tdis(OE)   Output disable time after OE high
   ten(S1)    Output enable time after S1 low                                        30               35             50  ns
   ten(S2)    Output enable time after S2 high
   ten(OE)    Output enable time after OE low                                        20               25             35  ns
   tV(A)      Data valid time after address
                                                                                     20               25             35  ns

                                                                                     20               25             35  ns

                                                                                 5        10              10             ns

                                                                                 5        10              10             ns

                                                                                 5        5               5              ns

                                                                                 5        10              10             ns

(3) WRITE CYCLE

                                                                                              Limits

   Symbol        Parameter                                                       -55L,LL  -70L,LL              -10L,LL   Unit

                                                                                 Min Max Min Max Min Max

   tCW        Write cycle time                                                   55       70              100            ns
   tw(W)      Write pulse width
   tsu(A)     Address setup time                                                 45       55              75             ns
   tsu(A-WH)
   tsu(S1)    Address setup time with respect to W                               0        0               0              ns
   tsu(S2)    Chip select 1 setup time
   tsu(D)     Chip select 2 setup time                                           50       65              85             ns
   th(D)      Data setup time
   trec(W)    Data hold time                                                     50       65              85             ns
   tdis(W)    Write recovery time
   tdis(OE)   Output disable time from W low                                     50       65              85             ns
   ten(W)     Output disable time from OE high
   ten(OE)    Output enable time from W high                                     25       30              40             ns
              Output enable time from OE low
                                                                                 0        0               0              ns

                                                                                 0        0               0              ns

                                                                                     20               25             35  ns

                                                                                     20               25             35  ns

                                                                                 5        5               5              ns

                                                                                 5        5               5              ns

4                                                   MITSUBISHI

                                                    ELECTRIC
                                                                                                                   1997-3/25
                                                                                                      MITSUBISHI LSIs

                      M5M51008BP,FP,VP,RV,KV,KR -55L,-70L,-10L,
                                                              -55LL,-70LL,-10LL

                                             1048576-BIT(131072-WORD BY 8-BIT)CMOS STATIC RAM

(4) TIMING DIAGRAMS   (Note 3)                           tCR                                                                  tv (A)  (Note 3)
Read cycle            (Note 3)              ta(A)                                                                          tdis (S1)  (Note 3)
A0~16                 (Note 3)               ta (S1)                                                                       tdis (S2)  (Note 3)
                                                                                                                        tdis (OE)
S1                                            ta (S2)                                                      DATA VALID
                                               ta (OE)
S2                                           ten (OE)

OE                                         ten (S1)
                                           ten (S2)

DQ1~8

       W = "H" level

Write cycle (W control mode)
                                                                                             tCW

A0~16

S1                    (Note 3)                   tsu (S1)                                                                             (Note 3)
S2                    (Note 3)                                                                                                        (Note 3)
OE                                             tsu (S2)
W                                          tsu (A-WH)
DQ1~8
5                               tsu (A)    tw (W)                                                          trec (W)

                                           tdis (W)                                                                  ten(OE)

                                tdis (OE)                                                         ten (W)

                                                                                                  DATA IN
                                                                                                  STABLE

                                           tsu (D)                                                th (D)

                                           MITSUBISHI
                                           ELECTRIC
Write cycle ( S1 control mode)                                                                                               1997-3/25
                                                                                                                MITSUBISHI LSIs

                                M5M51008BP,FP,VP,RV,KV,KR -55L,-70L,-10L,
                                                                        -55LL,-70LL,-10LL

                                                       1048576-BIT(131072-WORD BY 8-BIT)CMOS STATIC RAM

                                                                  tCW

A0~16

                                          tsu (A)                                 tsu (S1)           trec (W)

S1

S2                                                                                (Note 4)                     (Note 3)
                                                      (Note 3)                         tsu (D)                 (Note 3)
                                                                        (Note 5)
                                                                                                     th (D)
W
                                                       (Note 3)                             DATA IN
                                                                                            STABLE
DQ1~8
                                                                                  tCW
Write cycle (S2 control mode)

A0~16

S1     (Note 3)                                                                                                (Note 3)
S2
W                                         tsu (A)                                 tsu (S2)           trec (W)
DQ1~8
                                          (Note 5)

                                (Note 3)                                          (Note 4)                     (Note 3)
                                                                                       tsu (D)
                                                                                                     th (D)

                                                                      DATA IN
                                                                      STABLE

       Note 3: Hatching indicates the state is "don't care".
              4: Writing is executed while S2 high overlaps S1 and W low.
              5: When the falling edge of W is simultaneously or prior to the falling edge of S1
                 or rising edge of S2, the outputs are maintained in the high impedance state.
              6: Don't apply inverted phase signal externally when DQ pin is output mode.

6                                                                                 MITSUBISHI

                                                                                  ELECTRIC
                                                                                                                                         1997-3/25
                                                                                                                            MITSUBISHI LSIs

                                            M5M51008BP,FP,VP,RV,KV,KR -55L,-70L,-10L,
                                                                                    -55LL,-70LL,-10LL

                                                                   1048576-BIT(131072-WORD BY 8-BIT)CMOS STATIC RAM

POWER DOWN CHARACTERISTICS
(1) ELECTRICAL CHARACTERISTICS (Ta = 0~70�C, unless otherwise noted)

   Symbol        Parameter                                     Test conditions                             Limits            Unit

                                                                                               Min Typ Max

VCC (PD)   Power down supply voltage                                                           2                             V
VI (S1)    Chip select input S1
                                                         2.2V  Vcc(PD)                         2.2
                                                         2V  Vcc(PD) 2.2V                                                            V
                                                         4.5V  Vcc(PD)
                                                                                                        Vcc(PD)
                                                         Vcc(PD) < 4.5V
VI (S2)    Chip select input S2                                                                                    0.8
                                                                                                                                  V

                                                                                                                   0.2

ICC (PD) Power down supply current                       VCC = 3V                          -L                      50
                                                         1) S2  0.2V, other inputs = 0~3V
                                                                                                                             �A
                                                         2) S1  VCC - 0.2V,S2  VCC - 0.2V -LL                         10
                                                            other inputs = 0~3V                            0.3     (Note 7)

Note7: ICC (PD) = 1�A in case of Ta = 25�C

(2) TIMING REQUIREMENTS (Ta = 0~70�C, unless otherwise noted )

Symbol                            Parameter                   Test conditions                             Limits            Unit

tsu (PD)   Power down set up time                                                              Min Typ Max
trec (PD)  Power down recovery time
                                                                                               0                             ns

                                                                                               5                             ms

(3) POWER DOWN CHARACTERISTICS
S1 control mode

VCC                                           t su (PD)  4.5V                  4.5V            t rec (PD)

S1               2.2V                                                                                      2.2V
S2 control mode
VCC                                                            S1  VCC - 0.2V
S2
                                                         4.5V                  4.5V

                                 t su (PD)                                                 t rec (PD)
                 0.2V
                                                                                                           0.2V

                                                               S2  0.2V

7                                                        MITSUBISHI

                                                         ELECTRIC
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