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DS1500

器件型号:DS1500
厂商名称:DALLAS
厂商官网:
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器件描述

Y2K Watchdog RTC with Nonvolatile Control

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DS1500器件文档内容

www.maxim-ic.com                                                                     DS1500
                                                             Y2K Watchdog RTC with
GENERAL DESCRIPTION
                                                                    Nonvolatile Control
The DS1500 is a full-function, year 2000-compliant
real-time clock/calendar (RTC) with an alarm,            FEATURES
watchdog timer, power-on reset, battery monitors,
256 bytes of on-board nonvolatile (NV) SRAM, NV          � BCD-Coded Century, Year, Month, Date, Day,
control for backing up an external SRAM, and a                Hours, Minutes, and Seconds with Automatic
32.768kHz output. User access to all registers within         Leap-Year Compensation Valid Up to the Year
the DS1500 is accomplished with a byte-wide                   2100
interface, as shown in Figure 7. The RTC registers
contain century, year, month, date, day, hours,          � Programmable Watchdog Timer and RTC Alarm
minutes, and seconds data in 24-hour binary-coded        � Century Register; Y2K-Compliant RTC
decimal (BCD) format. Corrections for day of month       � Automatic Battery Backup and Write Protection
and leap year are made automatically.
                                                              to External SRAM
APPLICATIONS                                             � +5V Operation
                                                         � Precision Power-On Reset
Remote Systems                                           � Power-Control Circuitry Supports System Power-
Battery-Backed Systems
Telecom Switches                                              On from Date/Day/Time Alarm or Key Closure
Office Equipment                                         � 256 Bytes User NV RAM
Consumer Electronics                                     � Auxiliary Battery Input
                                                         � Accuracy Better than �1 Minute/Month at +25�C
ORDERING INFORMATION                                     � Day-of-Week/Date Alarm Register
                                                         � Battery Voltage-Level Indicator Flags
PART  TEMP RANGE PIN-PACKAGE                             � Industrial Temperature Range: -40�C to +85�C

DS1500YEN -40�C to +85�C 32 TSOP                         PIN CONFIGURATION

DS1500WEN -40�C to +85�C 32 TSOP                            TOP VIEW
Selector Guide appears at end of data sheet.
Typical Operating Circuit appears at end of data sheet.                                       Dallas
                                                                                       Semiconductor

                                                                                             DS1500

                                                                  TSOP

Note: Some revisions of this device may incorporate deviations from published specifications known as errata. Multiple revisions of any device
may be simultaneously available through various sales channels. For information about device errata, click here: www.maxim-ic.com/errata.

                                                         1 of 19        REV: 030603
                                                        DS1500 Y2KC Watchdog RTC with Nonvolatile Control

ABSOLUTE MAXIMUM RATINGS                                                                                -0.5V to +6.0V
                                                                                           -40�C to +85�C (Note 1)
Voltage Range on Any Pin Relative to Ground
Operating Temperature Range                                                                          -55�C to +125�C
Storage Temperature Range                                         See IPC/JEDEC J-STD-020A Specification
Soldering Temperature

Stresses beyond those listed under "Absolute Maximum Ratings" may cause permanent damage to the device. These are stress ratings only,
and functional operation of the device at these or any other conditions beyond those indicated in the operational sections of the specifications is
not implied. Exposure to the absolute maximum rating conditions for extended periods may affect device.

RECOMMENDED DC OPERATING CONDITIONS

(TA = -40�C to +85�C)

PARAMETER                                       SYMBOL CONDITIONS MIN TYP MAX UNITS

Power Supply Voltage (Note 2)                   VCC     5V (Y)        4.5     5.0     5.5    V
                                                        3.3V (W)
                                                                      3.0     3.3     3.6

                                                            Y         2.2             VCC +
                                                                      2.0
Logic 1 Voltage All Inputs (Note 2)             VIH                                    0.3   V
                                                                                      VCC +
                                                            W
                                                                                      0.3

Pullup Voltage, IRQ, PWR, and RST Outputs       VPU (Note 2)                          5.5    V

Logic 0 Voltage All Inputs (Note 2)             VIL     Y             -0.3            +0.8   V
                                                        W             -0.3            +0.6

Battery Voltage (Note 2)                        VBAT                  2.5     3.0     3.7    V
Auxiliary Battery Voltage (Note 2)
                                                VBAUX   Y             2.5     3.0     5.3    V
                                                        W
                                                                      2.5     3.0     3.7

DC ELECTRICAL CHARACTERISTICS

(VCCMIN < VCCI < VCCMAX, TA = -40�C to +85�C.)

PARAMETER                                       SYMBOL   CONDITIONS   MIN TYP         MAX    UNITS
                                                        Y                              15      mA
Active Supply Current (Note 3)                  ICC     W                              10
                                                        Y                               5      mA
TTL Standby Current (CS = VIH)                  ICC1    W                               4
                                                        Y                               5      mA
CMOS Standby Current                            ICC2    W                               4
(CS � VCCI - 0.2V)                                                                             mA
                                                        (Note 2)                       +1      mA
Input Leakage Current (Any Input)               IIL     (Note 2)      -1                        V
                                                                                       +1       V
Output Leakage Current (Any Output)              IOL    (Notes 2, 4)  -1                        V
                                                VOH     Y             2.4              0.4      V
Output Logic 1 Voltage (IOUT = -1.0mA)          VOL1    W
                                                        Y                              0.4
Output Logic 0 Voltage (IOUT = 2.1mA,           VOL2    W
DQ0�7, CEO IOUT = 5.0mA, IRQ,                           Y
IOUT = 7.0mA PWR, and RST)                              W

Battery Low, Flag Trip Point (Note 2)           VBLF                           2.0
                                                                               1.9
Output Voltage (ICCO1 = 85mA ) (Note 5)         VCCO1                 VCCI -                 V
                                                                       0.3    VBAT,
Power-Fail Voltage (Note 2)                     VPF                   4.20    VBAUX,  4.50   V
                                                                      2.75    or VPF  2.97

Battery Switchover Voltage                      VSO     (Notes 2, 6)  VBAT -    10           V
                                                                       0.3
Output Voltage (ICCO2 = 50�A)                   VCCO2   (Note 7)                             V
Battery Leakage Current                          ILKG
                                                                                      100    nA

                                                2 of 19
                                                    DS1500 Y2KC Watchdog RTC with Nonvolatile Control

DC ELECTRICAL CHARACTERISTICS

(VCC = 0V, TA = -40�C to +85�C.)

PARAMETER                                 SYMBOL CONDITIONS MIN TYP MAX UNITS

Battery Current, BB32 = 0, EOSC = 0       IBAT1     (Notes 8, 9)      0.27 1.0    �A
Battery Current, BB32 = 0, EOSC = 1       IBAT2     (Notes 8, 9)
                                          IBAUX     (Notes 8, 9)      0.01 0.1    �A
VBAUX Current BB32 = 1, SQW Open
                                                                      2           �A

CRYSTAL SPECIFICATIONS*

                    PARAMETER             SYMBOL    CONDITIONS    MIN TYP MAX UNITS
Nominal Frequency                              fO
Series Resistance                                                     32.768      kHz
Load Capacitance                             ESR
                                              CL                              45  k

                                                                      6           pF

*The crystal, traces, and crystal input pins should be isolated from RF generating signals. Refer to Application Note 58: Crystal Considerations
for Dallas Real-Time Clocks for additional specifications.

AC OPERATING CHARACTERISTICS

(VCCI = 5.0V �10%, TA = -40�C to +85�C.)  SYMBOL     CONDITIONS   MIN TYP MAX UNITS
                                              tRC   (Note 10)
                      PARAMETER               tAA   (Note 10)     70              ns
Read Cycle Time                              tCSL  (Note 10)
                                              tCSA  (Note 10)                 70  ns
Address Access Time                          tCSZ  (Note 10)
CS to DQ Low-Z                               tOEL                5               ns
CS Access Time                               tOEL  (Note 10)
CS Data Off Time                             tOEA                            70  ns
OE to DQ Low-Z (0�C to +85�C)                tOEZ
OE to DQ Low-Z (-40�C to 0�C)                tOH                             25  ns
OE Access Time                               tWC
OE Data Off Time                             tAS                 5               ns
Output Hold from Address                    tWEW
                                             tCSW                 2               ns
Write Cycle Time                             tDS
                                              tDH                             35  ns
Address Setup Time                           tAH
WE Pulse Width                              tWEZ                             25  ns
CS Pulse Width                               tWR
Data Setup Time                             tCEPD                5               ns

Data Hold Time                            PWHIGH                 70              ns
                                           PWLOW
Address Hold Time                                                0               ns
WE Data Off Time
Write Recovery Time                                              50              ns
CEI to CEO Propagation Delay
Pulse Width, OE, WE, or CS High                                  55              ns
Pulse Width, OE, WE, or CS Low
                                                                  30              ns

                                                                  5               ns

                                                                  0               ns

                                                                              25  ns

                                                                  15              ns

                                                                  10              ns

                                                                  20              ns

                                                                  70              ns

                                          3 of 19
                                                                                DS1500 Y2KC Watchdog RTC with Nonvolatile Control

AC OPERATING CHARACTERISTICS (continued)

(VCCI = 3.3V �10%, TA = -40�C to +85�C.)        SYMBOL                          CONDITIONS                              MIN           TYP MAX UNITS
                                                                                (Note 10)                               120
                      PARAMETER                     tRC                         (Note 10)                                                  ns
Read Cycle Time                                    tAA                         (Note 10)                                5
                                                    tCSL                        (Note 10)                                             120  ns
Address Access Time                                tCSA                        (Note 10)                                5
CS to DQ Low-Z                                     tCSZ                                                                 2                 ns
CS Access Time                                     tOEL                        (Note 10)
CS Data Off Time                                   tOEL                                                                  5           120  ns
OE to DQ Low-Z (0�C to +85�C)                      tOEA                                                                120
OE to DQ Low-Z (-40�C to 0�C)                      tOEZ                                                                              40   ns
OE Access Time                                     tOH                                                                   0
OE Data Off Time                                   tWC                                                                 100                ns
Output Hold from Address                           tAS                                                                 110
                                                   tWEW                                                                  80                ns
Write Cycle Time                                  tCSW
                                                    tDS                                                                   5           100  ns
Address Setup Time                                 tDH                                                                   0
WE Pulse Width                                     tAH                                                                               35   ns
CS Pulse Width                                    tWEZ                                                                  15
Data Setup Time                                    tWR                                                                  10                ns
                                                   tCEPD                                                                 40
Data Hold Time                                  PWHIGH                                                                 100                ns
                                                 PWLOW
Address Hold Time                                                                                                                         ns
WE Data Off Time
Write Recovery Time                                                                                                                       ns
CEI to CEO Propagation Delay
Pulse Width, OE, WE, or CS High                                                                                                           ns
Pulse Width, OE, WE, or CS Low
                                                                                                                                           ns

                                                                                                                                           ns

                                                                                                                                           ns

                                                                                                                                      40   ns

                                                                                                                                           ns

                                                                                                                                           ns

                                                                                                                                           ns

                                                                                                                                           ns

Figure 1. Read Cycle Timing

A0-A4                                                                      tRC                                                   tOH
CS                                                                                                               tCSZ
                                          tAA
                                                   tCSA

                                          tCSL                                                                   tO EZ

OE                                              tOEA

DQ0-DQ7                                         tOEL
                                                                                                          VALID

                                                      4 of 19
                                                                                DS1500 Y2KC Watchdog RTC with Nonvolatile Control

Figure 2. Write Cycle Timing, Write-Enable-Controlled

     A0-A4                                            tWC                                                 VALID
     CS                                VALID                           tAH
    WE           tAS
DQ0-DQ7
                      tAS                                  tWEW                                                                              tWR

                           tWEZ                                  tDS   tDH

            DATA OUTPUT                                               DATA INPUT                                                                       DATA INPUT

Figure 3. Write Cycle Timing, Chip-Select-Controlled

                                                                                                                                        tWC

     A0-A4                 VALID                                                                                                                       VALID
     CS                                                                                                                                                       DATA INPUT
    WE           tAS                                       tCSW                                                                              tAH
DQ0-DQ7
            tAS                                                                                                                                   tWR

                                                           tD S                                                                              tDH

                                                           DATA INPUT

                                                           5 of 19
                                                       DS1500 Y2KC Watchdog RTC with Nonvolatile Control

Figure 4. Burst Mode Timing Waveform

A0�A4                                 13h

                                      PW LOW  PW HIGH

OE, WE, OR CS

DQ0�DQ7

POWER-UP/DOWN CHARACTERISTICS (Figure 5)

                 PARAMETER                    SYMBOL           CONDITIONS  MIN TYP MAX UNITS
CS, CEI, or WE at VIH Before Power-Fail           tPF
                                                                           0             ms

VCCI Fall Time: VPF(MAX) to VPF(MIN)          tF                           300           ms

VCCI Fall Time: VPF(MIN) to VSO               tFB                          10            ms

VCCI Rise Time: VPF(MIN) to VPF(MAX)          tR                           0             ms

VPF to RST High                               tREC                         35       200  ms

CAPACITANCE

(TA = +25�C)

                 PARAMETER                            SYMBOL   MIN         TYP  MAX      UNITS

Capacitance on All Input Pins                          CIN                      10       pF

Capacitance on IRQ, PWR, RST, and DQ Pins              CIO                      10       pF

AC TEST CONDITIONS                    INPUT PULSE      TIMING MEASUREMENT       INPUT PULSE RISE
                                          LEVELS         REFERENCE LEVELS        AND FALL TIMES
          OUTPUT LOAD                                            Input: 1.5V
      (Y) 50pF + 1TTL Gate            0V to 3.0V for                                       5ns
     (W) 25pF + 1 TTL Gate             5V operation             Output: 1.5V

                                                      6 of 19
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Figure 5. 5V Power-Up/Down Waveform Timing

     VCCI
VPF(MAX)

VPF(MIN)

V SO                 tF                                 tR
                                                                 tREC
         tPF              tFB
                                                 tDR

RST

INPUTS        RECOGNIZED                    DON'T CARE  RECOGNIZED

                                            HIGH-Z

OUTPUTS       VALID                                     VALID

Warning: Under no circumstances are negative undershoots, of any amplitude, allowed when device is in battery-
backup mode.

                          7 of 19
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WAKEUP/KICKSTART TIMING

(TA = +25�C) (Figure 6)

PARAMETER                          SYMBOL CONDITIONS MIN                 TYP  MAX UNITS

Kickstart-Input Pulse Width        tKSPW                              2       ms

Wakeup/Kickstart Power-On Timeout  tPOTO   (Note 11)                  2       s

Note: Time intervals shown above are referenced in Wakeup/Kickstart.

Figure 6. Wakeup/Kickstart Timing Diagram

Note 1: Limits at -40�C are not production tested and are guaranteed by design.
Note 2: Voltage referenced to ground.
Note 3: Outputs are open.
Note 4: The IRQ, PWR, and RST outputs are open drain.
Note 5: Value for voltage and currents is from the VCCI input pin to the VCCO pin.
Note 6: If VPF is less than VBAT and VBAUX, the device power is switched from VCC to the greater of VBAT or VBAUX when VCC drops below VPF. If VPF

           is greater than VBAT and VBAUX, the device power is switched from VCC to the greater of VBAT or VBAUX when VCC drops below the greater
           of VBAT or VBAUX.
Note 7: Value for voltage and currents is from the VBAT or VBAUX input pin to the VCCO pin.
Note 8: IBAT1 and IBAT2 are specified with VCCO floating and do not include any RAM current.
Note 9: VBAT or VBAUX current. Using a 32,768Hz crystal connected to X1 and X2.
Note 10: These parameters are sampled with a 5pF load and are not 100% tested.
Note 11: Typical values are at +25�C, nominal (active) supply, unless otherwise noted.
Note 12: If the oscillator is not enabled, the startup time of the oscillator after VCCI is applied is added to the wakeup/kickstart timeout.

                                                                        8 of 19
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PIN DESCRIPTION

PIN     NAME                                  FUNCTION

                 Square-Wave Output. When enabled, the SQW pin outputs a 32.768kHz square wave. If the square

1       SQW      wave (E32K) and battery-backup 32kHz (BB32) bits are enabled, power is provided by VBAUX when

                 VCC is absent.

                 Kickstart Input. This pin is used to wake up a system from an external event, such as a key closure.

2       KS       The KS pin is normally connected using a pullup resistor to VBAUX. If the KS function is not used,

                 connect to ground.

                 Battery input for any standard 3V lithium cell or other energy source. Battery voltage must be held

3       VBAT     between 2.5V and 3.7V for proper operation. UL recognized to ensure against reverse charging

                 current when used with a lithium battery. If not used, connect to ground.*

                 Auxiliary battery input for any standard 3V lithium cell or other energy source. Battery voltage must

4       VBAUX    be held between 2.5V and 3.7V for proper operation. Provides backup power to the device, and
                 provides power for auxiliary functions. UL recognized to ensure against reverse charging current

                 when used with a lithium battery. If not used, connect to ground.*

5       CEO      Chip-Enable Output. Buffered chip-enable output signal for external SRAM switches high when VCCI
                 falls below the power-fail point VPF.

6       CEI      Chip-Enable Input. Input for chip-enable signal for external SRAM.

7       WE       Write-Enable Input. Active-low input that enables DQ0�DQ7 for data input to the device.

                 DC power is applied to the device on these pins. VCC is the positive terminal. When power is applied

8       VCC1     within the normal limits, the device is fully accessible and data can be written and read. When VCC
                 drops below the normal limits, reads and writes are inhibited. As VCC drops below the battery

                 voltage, the RAM and timekeeping circuits are switched over to the battery.

9       VCC0     Buffered VCC output to external SRAM. Switches to either VBAT or VBAUX when in data retention
                 mode.

10      N.C.     No Connect

  11     PWR     Power-On Output (Open Drain). This output, if used, is normally connected to power-supply control
12, 13  X1, X2   circuitry. This pin requires a pullup resistor connected to a positive supply to operate correctly.

  14     RST     Connections for a standard 32.768kHz quartz crystal. For greatest accuracy, the DS1500 must be
  15     IRQ     used with a crystal that has a specified load capacitance of either 6pF or 12.5pF. The crystal select
                 (CS) bit in control register B is used to select operation with a 6pF or 12.5pF crystal. The crystal is
                 attached directly to the X1 and X2 pins. There is no need for external capacitors or resistors. An
                 external 32.768kHz oscillator can also drive the DS1500. In this configuration, the X1 pin is
                 connected to the external oscillator signal and the X2 pin is floated. For more information about
                 crystal selection and crystal layout considerations, refer to Application Note 58: Crystal
                 Considerations with Dallas Real-Time Clocks. See Figure 8.
                 Reset Output (Open Drain). This output, if used, is normally connected to a microprocessor-reset
                 input. This pin requires a pullup resistor connected to a positive supply to operate correctly. When
                 RST is active, the device is not accessible.

                 Interrupt Output (Open Drain). This output, if used, is normally connected to a microprocessor
                 interrupt input. This pin requires a pullup resistor connected to a positive supply to operate correctly.

16�20   A4�A0 Address Inputs. Selects one of 17 register locations.

21�23,  DQ0�DQ7  Data I/O pins for 8-bit parallel data transfer.
25�29      GND
             CS  DC power is applied to the device on these pins. VCC is the positive terminal. When power is applied
24, 31           within the normal limits, the device is fully accessible and data can be written and read. When VCC
                 drops below the normal limits, reads and writes are inhibited. As VCC drops below the battery
  30             voltage, the RAM and timekeeping circuits are switched over to the battery.

                 Chip-Select Input. Active-low input to enable the device.

32      OE       Output-Enable Input. Active-low input that enables DQ0�DQ7 for data output from the device

*See "Conditions of Acceptability" at www.maxim-ic.com/TechSupport/QA/ntrl.htm.

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Figure 7. Block Diagram

                                                                                           IRQ
                                                                                           SQW

X1                                        CLOCK ALARM AND WATCHDOG                 16 x 8
                         32.768kHz CLOCK                COUNTDOWN      CLOCK AND CONTROL
                            OSCILLATOR
                                                                               REGISTERS
X2

                                                                        256 x 8                                A0�A4
                                                                       NV SRAM                                DQ0�DQ7
                                                                                                               CS
VBAT                                        POWER CONTROL                                                      WE
VBAT                                      WRITE PROTECTION,                                                    OE
VBAUX
GND                                          AND POWER-ON                                        Dallas
KS                                                 RESET                                  Semiconductor
CEI
                                                                                                DS1500

                                                                                                              VCCO
                                                                                                              RST
                                                                                                              PWR
                                                                                                              CEO

Figure 8. Typical Crystal Layout

     LOCAL GROUND PLANE (LAYER 2)

                                                        X1
                   CRYSTAL

                                                        X2

                                          GND

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                                             DS1500 Y2KC Watchdog RTC with Nonvolatile Control

DETAILED DESCRIPTION

The RTC registers are double buffered into an internal and external set. The user has direct access to the external
set. Clock/calendar updates to the external set of registers can be disabled and enabled to allow the user to access
static data. When the crystal oscillator is turned on, the internal set of registers are continuously updated; this
occurs regardless of external register settings to guarantee that accurate RTC information is always maintained.

The DS1500 contains its own power-fail circuitry that automatically deselects the device when the VCCI supply falls
below a power-fail trip point. This feature provides a high degree of data security during unpredictable system
operation caused by low VCCI levels. An external SRAM can be made nonvolatile by using the VCCO and CEO pins.
Nonvolatile control of the external SRAM is analogous to that of the RTC registers. When VCCI slews down during a
power fail, CEO is driven to an inactive level regardless of CEI. This write protection occurs when VCCI is less than
the power-fail trip point.

The DS1500 has interrupt (IRQ), power control (PWR), and reset (RST) outputs that can be used to control CPU
activity. The IRQ interrupt or RST outputs can be invoked as the result of a time-of-day alarm, CPU watchdog
alarm, or a kickstart signal. The DS1500 power-control circuitry allows the system to be powered on by an external
stimulus, such as a keyboard or by a time and date (wakeup) alarm. The PWR output pin can be triggered by one
or either of these events, and can be used to turn on an external power supply. The PWR pin is under software
control, so that when a task is complete, the system power can then be shut down. The DS1500 power-on reset
can be used to detect a system power-down or failure and hold the CPU in a safe reset state until normal power
returns and stabilizes; the RST output is used for this function.

The DS1500 is a clock/calendar chip with the features described above. An external crystal and battery are the
only components required to maintain time-of-day and memory status in the absence of power..

Table 1. RTC Operating Modes

        VCCI      CS   OE WE       DQ0�DQ7   A0�A4       MODE           POWER
                                     High-Z     X       Deselect        Standby
    VCCI > VPF    VIH  X      X        DIN     AIN                        Active
                                      DOUT     AIN        Write           Active
VSO < VCCI < VPF  VIL  X      VIL    High-Z    AIN        Read
VCCI < VSO < VPF                                X                         Active
                  VIL  VIL    VIH    High-Z     X         Read      CMOS Standby
                                     High-Z             Deselect    Battery Current
                  VIL  VIH    VIH                   Data Retention

                  X    X      X

                  X    X      X

DATA READ MODE

The DS1500 is in read mode whenever CS (chip select) and OE (output enable) are low and WE (write enable) is

high. The device architecture allows ripple-through access to any valid address location. Valid data is available at
the DQ pins within tAA (address access) after the last address input is stable, provided that CS and OE access
times are satisfied. If CS or OE access times are not met, valid data is available at the latter of chip-enable access
(tCSA) or at output-enable access time (tOEA). The state of the data input/output pins (DQ) is controlled by CS and
OE. If the outputs are activated before tAA, the data lines are driven to an intermediate state until tAA. If the address
inputs are changed while CS and OE remain valid, output data remains valid for output-data hold time (tOH) but then
goes indeterminate until the next address access (Table 1).

DATA WRITE MODE

The DS1500 is in write mode whenever CS and WE are in their active state. The start of a write is referenced to the
latter occurring transition of CS or WE. The addresses must be held valid throughout the cycle. CS or WE must

return inactive for a minimum of tWR prior to the initiation of a subsequent read or write cycle. Data in must be valid
tDS prior to the end of the write and remain valid for tDH afterward. In a typical application, the OE signal is high
during a write cycle. However, OE can be active provided that care is taken with the data bus to avoid bus
contention. If OE is low prior to a high-to-low transition on WE, the data bus can become active with read data
defined by the address inputs. A low transition on WE then disables the outputs tWEZ after WE goes active (Table 1).

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DATA RETENTION MODE

The DS1500 is fully accessible and data can be written and read only when VCCI is greater than VPF. However,
when VCCI falls below the power-fail point VPF (point at which write protection occurs) the internal clock registers
and SRAM are blocked from any access. While in the data retention mode, all inputs are don't cares and outputs
go to a high-Z state, with the exception of VCCO, CEO, and with the possible exception of KS, PWR, SQW, and RST.
CEO is forced high. If VPF is less than VBAT and VBAUX, the device power is switched from VCCI to the greater of VBAT
and VBAUX when VCCI drops below VPF. If VPF is greater than VBAT and VBAUX, the device power and VCCO are
switched from VCCI to the larger of VBAT and VBAUX when VCCI drops below the larger of VBAT and VBAUX. RTC
operation and SRAM data are maintained from the battery until VCC is returned to nominal levels (Table 1). If the
square-wave and battery-backup 32kHz functions are enabled, VBAUX always provides power for the square-wave
output, when the device is in battery-backup mode. All control, data, and address signals must be no more than
0.3V above VCCI.

AUXILIARY BATTERY

The VBAUX input is provided to supply power from an auxiliary battery for the DS1500 kickstart and square-wave
output features in the absence of VCCI. This power source must be available to use these auxiliary features when
no VCCI is applied to the device.

This auxiliary battery can be used as the primary backup power source for maintaining the clock/calendar and
external SRAM. This occurs if the VBAT pin is at a lower voltage than VBAUX. If the DS1500 is to be backed-up using
a single battery with the auxiliary features enabled, then VBAUX should be used and connected to VBAT. If VBAUX is
not to be used, it should be grounded.

POWER-ON RESET

A temperature-compensated comparator circuit monitors the level of VCCI. When VCCI falls to the power-fail trip
point, the RST signal (open drain) is pulled low. When VCCI returns to nominal levels, the RST signal continues to be
pulled low for a period of tREC. The power-on reset function is independent of the RTC oscillator and therefore
operational whether or not the oscillator is enabled.

TIME AND DATE OPERATION

The time and date information is obtained by reading the appropriate register bytes. Table 2 shows the RTC
registers. The time and date are set or initialized by writing the appropriate register bytes. The contents of the time
and date registers are in the binary-coded decimal (BCD) format. Hours are in 24-hour mode. The day-of-week
register increments at midnight. Values that correspond to the day of week are user-defined, but must be
sequential (i.e., if 1 equals Sunday, then 2 equals Monday, and so on). Illogical time and date entries result in
undefined operation.

READING THE CLOCK

When reading the clock and calendar data, it is possible to access the registers while an update (once per second)
occurs. There are three ways to avoid using invalid time and date data.

The first method uses the transfer enable (TE) bit in the control B register. Transfers are halted when a 0 is written
to the TE bit. Setting TE to 0 halts updates to the user-accessible registers, while allowing the internal registers to
advance. After the registers are read, the TE bit should be written to 1. TE must be kept at 1 for at least 366�s to
ensure a user register update.

The time and date registers can be read and stored in temporary variables. The time and date registers are then
read again, and compared to the first values. If the values do not match, the time and date registers should be read
a third time and compared to the previous values. This should be done until two consecutive reads of the time and
date registers match. The TE bit should always be enabled when using this method for reading the time and date,.

The third method of reading the time and date uses the alarm function. The alarm can be configured to activate
once per second, and the time-of-day alarm-interrupt enable bit (TIE) is enabled. The TE bit should always be
enabled. When the IRQ pin goes active, the time and date information does not change until the next update.

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SETTING THE CLOCK

It is recommended to halt updates to the external set of double buffered RTC registers when writing to the clock.
The (TE) bit should be used as described above before loading the RTC registers with the desired RTC count (day,
date, and time) in 24-hour BCD format. Setting the (TE) bit to 1 transfers the new values written to the internal RTC
registers and allows normal operation to resume.

CLOCK ACCURACY

A standard 32.768kHz quartz crystal should be directly connected to the DS1500 X1 and X2 oscillator pins. The
crystal selected for use should have a specified load capacitance (CL) of either 6pF or 12.5pF, and the crystal
select (CS) bit set accordingly. For more information about crystal selection and crystal layout considerations, refer
to Application Note 58: Crystal Considerations with Dallas Real-Time Clocks. An external 32.768kHz oscillator can
also drive the DS1500. To achieve low-power operation when using an external oscillator, it may be necessary to
connect the X1 pin to the external oscillator signal through a series connection consisting of a resistor and a
capacitor. A typical configuration consists of a 1.0M resistor in series with a 100pF ceramic capacitor. When using
an external oscillator the X2 pin must be left open. Accuracy of DS1510 is better than �1min/month at +25�C.

Table 2. Register Map

ADDRESS                                          DATA                                     FUNCTION        BCD
                                                                                                       RANGE
    00H     B7              B6     B5            B4        B3    B2        B1    B0         Seconds      00�59
    01H      0                                                                               Minutes     00�59
    02H      0                     10 Seconds                    Seconds        IRQF          Hours      00�23
    03H      0                                                                  WDS
    04H      0                     10 Minutes                    Minutes                       Day        1�7
    05H      0                                                                                 Date      01�31
    06H   EOSC              0      10 Hours                          Hour                     Month      01�12
    07H                                                                                        Year      00�99
    08H    AM1              0      0             0         0               Day               Century     00�39
    09H    AM2                                                                          Alarm Seconds    00�59
    0AH    AM3              0           10 Date                      Date               Alarm Minutes    00�59
    0BH    AM4                                                                            Alarm Hours    00�23
    0CH                     E32K BB32 10 MO                          Month             Alarm Day/Date  1�7/1�31
    0DH   BLF1                                                                             Watchdog      00�99
    0EH     TE                 10 YEAR                               Year                  Watchdog      00�99
    0FH                     10 CENTURY                                                      Control A
    10H                                                          Century                    Control B   00�FF
    11H                                                                               RAM Address LSB
    12H                            10 Seconds                    Seconds                                00�FF
    13H
14H-1FH                           10 Minutes                    Minutes

                              0    10 Hours                          Hour
                            Dy/Dt  10 Date
                                                                 Day/Date

                            0.1 Second                           0.01 Second
                            10 Second
                                                                 Second

                            BLF2 PRS           PAB TDF           KSF WDF

                            CS     BME         TPE         TIE   KIE WDE

                                        Extended RAM Address
                                                 Reserved

                                               Reserved                               RAM Data
                                        Extended RAM Data

                                                 Reserved

0 = "0" and are read only.

POWER-UP DEFAULT STATES

These bits are set upon power-up: EOSC = 0, E32K = 0, TIE = 0, KIE = 0, WDE = 0, and WDS = 0.

Note: Unless otherwise specified, the state of the control/RTC/SRAM bits in the DS1500 is not defined upon initial
power application; the DS1500 should be properly configured/defined during initial configuration.

USING THE CLOCK ALARM

The alarm settings and control reside within registers 08h to 0Bh (Table 2). The TIE bit and alarm mask bits AM1 to
AM4 must be set as described below for the IRQ or PWR outputs to be activated for a matched alarm condition.
The alarm functions as long as at least one supply is at a valid level. Note that activating the PWR pin requires the
use of VBAUX.

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The alarm can be programmed to activate on a specific day of the month, day of the week, or repeat every day,
hour, minute, or second. It can also be programmed to go off while the DS1500 is in the battery-backed state of
operation to serve as a system wakeup. Alarm mask bits AM1 to AM4 control the alarm mode. Table 3 shows the
possible settings. Configurations not listed in the table default to the once-per-second mode to notify the user of an
incorrect alarm setting. When the RTC register values match alarm register settings, the time-of-day/date alarm
flag TDF bit is set to 1. Once the TDF flag is set, the TIE bit enables the alarm to activate the IRQ pin. The TPE bit
enables the alarm flag to activate the PWR pin. The alarm functions on VCC, VBAT, and VBAUX.

Table 3. Alarm Mask Bits

DY/DT  AM4            AM3         AM2  AM1                                     ALARM RATE
   X     1              1           1    1       Once per second
   X     1              1           1    0       When seconds match
   X     1              1           0    0       When minutes and seconds match
   X     1              0           0    0       When hours, minutes, and seconds match
   0     0              0           0    0       When date, hours, minutes, and seconds match
   1     0              0           0    0       When day, hours, minutes, and seconds match

CONTROL REGISTERS

The controls and status information for the DS1500 features are maintained in the following register bits.

Month Register (05h)

Bit 7  Bit 6               Bit 5          Bit 4  Bit 3  Bit 2         Bit 1                                 Bit 0
EOSC   E32K                BB32        10 Month
                                                               Month

EOSC, Oscillator Start/Stop Bit (05h Bit 7)
This bit when set to logic 0 starts the oscillator. When this bit is set to logic 1, the oscillator is stopped. This bit is
automatically set to logic 0 by the internal power-on reset when power is applied and VCC rises above the power-fail
voltage.

E32K, Enable 32.768kHz Output (05h Bit 6)
This bit, when written to 0, enables the 32.768 kHz oscillator frequency to be output on the SQW pin if the oscillator
is running. This bit is automatically set to logic 0 by the internal power-on reset when power is applied and VCC
rises above the power-fail voltage.

BB32, Battery Backup 32kHz Enable Bit (05h Bit 5)
When the BB32 bit is written to 1, it enables a 32kHz signal to be output on the SQW pin while the part is in
battery-backup mode, if voltage is applied to VBAUX.

AM1 to AM4, Alarm Mask Bits (08H Bit 7; 09H Bit 7; 0AH Bit 7; 0BH Bit 7)
Bit 7 of registers 08h to 0Bh contains an alarm mask bit, AM1 to AM4. These bits, in conjunction with the TIE
described later, allow the IRQ output to be activated for a matched-alarm condition. The alarm can be programmed
to activate on a specific day of the month, day of the week, or repeat every day, hour, minute, or second. Table 3
shows the possible settings for AM1 to AM4 and the resulting alarm rates. Configurations not listed in the table
default to the once-per-second mode to notify the user of an incorrect alarm setting.

DY/DT, Day/Date Bit (0BH Bit 6)
The DY/DT bit controls whether the alarm value stored in bits 0 to 5 of 0BH reflects the day of the week or the date
of the month. If DY/DT is written to a 0, the alarm is the result of a match with the date of the month. If DY/DT is
written to a 1, the alarm is the result of a match with the day of the week.

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Control A Register (0Eh)

Bit 7  Bit 6              Bit 5  Bit 4                  Bit 3  Bit 2                           Bit 1  Bit 0
BLF1   BLF2               PRS    PAB                    TDF    KSF                             WDF    IRQF

BLF1, Valid RAM and Time Bit 1 (0Eh Bit 7); BLF2, Valid RAM and Time Bit 2 (0Eh Bit 6)

These status bits give the condition of any batteries attached to the VBAT or VBAUX pins. The DS1500 constantly
monitors the battery voltage of the backup-battery sources (VBAT and VBAUX). The BLF1 and BLF2 bits are set to 1 if
the battery voltage on VBAT and VBAUX is less than VBLF, otherwise BLF1 and BLF2 bits are 0. BLF1 reflects the
condition of VBAT with BLF2 reflecting VBAUX. If either bit is read as 1, the voltage on the respective pin is inadequate
to maintain the RAM memory or clock functions. These bits are read only.

PRS, Reset Select Bit (0Eh Bit 5)
When set to 0, the PWR pin is set high-Z when the DS1500 goes into power-fail. When set to 1, the PWR pin
remains active upon entering power-fail.

PAB, Power Active-Bar Control Bit (0Eh Bit 4)
When this bit is 0, the PWR pin is in the active-low state. When this bit is 1, the PWR pin is in the high-impedance
state. The user can write this bit to 1 or 0. If either TDF AND TPE = 1 or KSF = 1, the PAB bit is cleared to 0. This
bit can be read or written.

TDF, Time-of-Day/Date Alarm Flag (0Eh Bit 3)
A 1 in the TDF bit indicates that the current time has matched the alarm time. If the TIE bit is also 1, the IRQ pin
goes low and a 1 appears in the IRQF bit. This bit is cleared by reading the register or writing it to 0.

KSF, Kickstart Flag (0Eh Bit 2)
This bit is set to 1 when a kickstart condition occurs or when the user writes it to 1. If the KIE bit is also 1, the IRQ

pin goes low and a 1 appears in the IRQF bit. This bit is cleared by reading the register or writing it to 0.

WDF, Watchdog Flag (0Eh Bit 1)
If the processor does not access the DS1500 with a write within the period specified in addresses 0CH and 0DH,
the WDF bit is set to 1. WDF is cleared by writing it to 0.

IRQF, Interrupt Request Flag (0Eh Bit 0)
The interrupt request flag (IRQF) bit is set to 1 when one or more of the following are true:
TDF = TIE = 1
KSF = KIE = 1
WDF = WDE = 1

i.e., IRQF = (TDF x TIE) + (KSF x KIE) + (WDF x WDE)
Any time the IRQF bit is 1, the IRQ pin is driven low.

Clearing IRQ and Flags

The time-of-day/date alarm flag (TDF), watchdog flag (WDF), kickstart flag (KSF) and interrupt request flag (IRQF)
are cleared by reading the flag register (0EH). The address must be stable for a minimum of 15ns while CS and OE
are active. After the address stable requirement has been met, either a change in address, a rising edge of OE, or
a rising edge of CS causes the flags to be cleared. The IRQ pin goes inactive after the IRQF flag is cleared. TDF
and WDF can also be cleared by writing to 0.

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Control B Register (0Fh)

Bit 7  Bit 6              Bit 5  Bit 4            Bit 3  Bit 2  Bit 1  Bit 0
TE     CS                BME    TPE              TIE    KIE    WDE    WDS

TE, Transfer Enable Bit (0Fh Bit 7)
When the TE bit is 1, the update transfer functions normally by advancing the counts once per second. When the
TE bit is written to 0, any update transfer is inhibited and the program can initialize the time and calendar bytes
without an update occurring in the midst of initializing. Read cycles can be executed in a similar manner. TE is a
read/write bit that is not modified by internal functions of the DS1500.

CS, Crystal Select Bit (0Fh Bit 6)
When CS is set to 0, the oscillator is configured for operation with a crystal that has a 6pF specified load
capacitance. When CS = 1, the oscillator is configured for a 12.5pF crystal. CS is disabled in the DS1510 module
and should be set to CS = 0.

BME, Burst-Mode Enable Bit (0Fh Bit 5)
The burst-mode enable bit allows the extended user RAM address registers to automatically increment for
consecutive reads and writes. When BME is set to 1, the automatic incrementing is enabled; when BME is set to 0,
the automatic incrementing is disabled.

TPE, Time-of-Day/Date Alarm Power-Enable Bit (0Fh Bit 4)
The wakeup feature is controlled through the TPE bit. When the TDF flag bit is set to 1, if TPE is 1, the PWR pin is
driven active. Therefore, setting TPE to 1 enables the wakeup feature. Writing a 0 to TPE disables the wakeup
feature.

TIE, Time-of-Day/Date Alarm Interrupt-Enable Bit (0Fh Bit 3)
The TIE bit allows the TDF flag to assert an interrupt. When the TDF flag bit is set to 1, if TIE is 1, the IRQF flag bit
is set to 1. Writing a 0 to the TIE bit prevents the TDF flag from setting the IRQF flag.

KIE, Kickstart Enable-Interrupt Bit (0Fh Bit 2)

When VCCI voltage is absent and KIE is set to 1, the PWR pin is driven active low when a kickstart condition occurs
(KS pulsed low), causing the KSF bit to be set to 1. When VCCI is then applied, the IRQ pin is also driven low. If KIE
is set to 1 while system power is applied, both IRQ and PWR are driven low in response to KSF being set to 1.

When KIE is cleared to a 0, the KSF bit has no effect on the PWR or IRQ pins.

WDE, Watchdog Enable Bit (0Fh Bit 1)
When WDE is set to 1, the watchdog function is enabled, and either the IRQ or RST pin is pulled active based on
the state of the WDS and WDF bits. This bit is automatically cleared to logic 0 to by the internal power-on reset
when power is applied and VCC rises above the power-fail voltage.

WDS, Watchdog Steering Bit (0Fh Bit 0)
If WDS is 0 when the watchdog flag bit WDF is set to 1, the IRQ pin is pulled low. If WDS is 1 when WDF is set to
1, the watchdog outputs a negative pulse on the RST output. The WDE bit resets to 0 immediately after RST goes
active. This bit is automatically cleared to logic 0 to by the internal power-on reset when power is applied and VCC
rises above the power-fail voltage.

CLOCK OSCILLATOR CONTROL

The clock oscillator can be stopped at any time. To increase the shelf life of a backup lithium-battery source, the
oscillator can be turned off to minimize current drain from the battery. The EOSC bit is used to control the state of
the oscillator, and must be set to 0 for the oscillator to function.

USING THE WATCHDOG TIMER

The watchdog timer can be used to restart an out-of-control processor. The watchdog timer is user programmable
in 10ms intervals ranging from 0.01 seconds to 99.99 seconds. The user programs the watchdog timer by writing
the timeout value into the two BCD watchdog registers (address 0Ch and 0Dh). The watchdog reloads and restarts
whenever the watchdog times out. If either watchdog register is nonzero, a timeout sets the WDF bit to 1,

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regardless of the state of the watchdog enable (WDE) bit, to serve as an indication to the processor that a
watchdog timeout has occurred. The watchdog timer operates in two modes, repetitive and single-shot.

If WDE is 1 and the watchdog steering bit (WDS) is 0, the watchdog is in repetitive mode. When the watchdog
times out, both WDF and IRQF are set. IRQ goes active and IRQF goes to 1. The watchdog timer is reloaded when
the processor performs a write of the watchdog registers and the timeout period restarts. Reading the control A
register clears the IRQ flag.

If WDE and WDS are 1, the watchdog is in single-shot mode. When the watchdog times out, RST goes active for a
period of tREC. When RST goes inactive, WDE resets to 0. Writing a value of 00h to both watchdog registers
disables the watchdog timer. The watchdog function is automatically disabled upon power-up by the power-on
reset setting WDE = 0 and WDS = 0. The watchdog registers are not initialized at power-up and should be
initialized by the user.

Note: The TE bit must be used to disable transfers when writing to the watchdog registers.

The following summarizes the configurations in which the watchdog can be used:

WDE = 0 and WDS = 0: WDF is set.
WDE = 0 and WDS = 1: WDF is set.
WDE = 1 and WDS = 0: WDF and IRQF are set, and the IRQ pin is pulled low.
WDE = 1 and WDS = 1: WDF is set, the RST pin pulses low, and WDE resets to 0.

WAKEUP/KICKSTART

The DS1500 incorporates a wakeup feature, which powers on at a predetermined date by activating the PWR
output pin. In addition, the kickstart feature allows the system to be powered up in response to a low-going
transition on the KS pin, without operating voltage applied to the VCCI pin. As a result, system power can be applied
upon such events as key closure, or a modem-ring-detects signal. To use either the wakeup or the kickstart
features, the DS1500 must have an auxiliary battery connected to the VBAUX pin, and the oscillator must be running.

The wakeup feature is controlled through the time-of-day/date power-enable bit (TPE). Setting TPE to 1 enables
the wakeup feature. Transfers (TE) must be enabled for a wake up event to occur. Writing TPE to 0 disables the
wakeup feature. Similarly, the kickstart feature is controlled through the kickstart interrupt-enable bit (KIE).

If the wakeup feature is enabled, while the system is powered down (no VCCI voltage), the clock/calendar monitors
the current day or date for a match condition with day/date alarm register (0Bh). With the day/date alarm register,
the hours, minutes, and seconds alarm bytes in the clock/calendar register map (02h, 01h, and 00h) are also
monitored. As a result, a wakeup occurs at the day or date and time specified by the day/date, hours, minutes, and
seconds alarm register values. This additional alarm occurs regardless of the programming of the TIE bit. When the
match condition occurs, the PWR pin is automatically driven low. This output can turn on the main system power
supply, which provides VCCI voltage to the DS1500 as well as the other major components in the system. Also, at
this time, the time-of-day/date alarm flag is set, indicating that a wakeup condition has occurred.

If VBAUX is present, while VCC is low, the KS input pin is monitored for a low-going transition of minimum pulse width
tKSPW. When such a transition is detected, the PWR line is pulled low, as it is for a wakeup condition. Also at this
time, KSF is set, indicating that a kickstart condition has occurred. The KS input pin is always enabled and must not
be allowed to float.

The timing associated with these functions is divided into five intervals, labeled 1 to 5 on the diagram.

The occurrence of either a kickstart or wakeup condition causes the PWR pin to be driven low, as described above.
During Interval 1, if the supply voltage on the VCCI pin rises above the greater of VBAT or VPF before the power-on
timeout period (tPOTO) expires, then PWR remains at the active-low level. If VCCI does not rise above the greater of
VBAT or VPF in this time, then the PWR output pin is turned off and returns to its high-impedance level. In this event,
the IRQ pin also remains tri-stated. The interrupt flag bit (either TDF or KSF) associated with the attempted power-
on sequence remains set until cleared by software during a subsequent system power-on.

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If VCCI is applied within the timeout period, then the system power-on sequence continues, as shown in Intervals 2
to 5 in the timing diagram. During Interval 2, PWR remains active, and IRQ is driven to its active-low level,
indicating that either TDF or KSF was set in initiating the power-on. In the diagram, KS is assumed to be pulled up
to the VBAUX supply. Also at this time, the PAB bit is automatically cleared to 0 in response to a successful power-
on. The PWR line remains active as long as the PAB remains cleared to 0.

At the beginning of Interval 3, the system processor has begun code execution and clears the interrupt condition of
TDF and/or KSF by writing 0s to both of these control bits. As long as no other interrupt within the DS1500 is
pending, the IRQ line is taken inactive once these bits are reset, and execution of the application software can
proceed. During this time, the wakeup and kickstart functions can be used to generate status and interrupts. TDF is
set in response to a day/date, hours, minutes, and seconds match condition. KSF is set in response to a low-going
transition on KS. If the associated interrupt-enable bit is set (TDE and/or KIE), then the IRQ line is driven low in
response to enabled event. In addition, the other possible interrupt sources within the DS1500 can cause IRQ to be
driven low. While system power is applied, the on-chip logic always attempts to drive the PWR pin active in
response to the enabled kickstart or wakeup condition. This is true even if PWR was previously inactive as the
result of power being applied by some means other than wakeup or kickstart.
The system can be powered down under software control by setting the PAB bit to 1. This causes the open-drain
PWR pin to be placed in a high-impedance state, as shown at the beginning of Interval 4 in the timing diagram. As
VCCI voltage decays, the IRQ output pin is placed in a high-impedance state when VCCI goes below VPF. If the
system is to be again powered on in response to a wakeup or kickstart, then both the TDF and KSF flags should be
cleared, and TPE and/or KIE should be enabled prior to setting the PAB bit.

During Interval 5, the system is fully powered down. Battery backup of the clock calendar and NV RAM is in effect
and IRQ is tri-stated, and monitoring of wakeup and kickstart takes place. If PRS = 1, PWR stays active; otherwise,
if PRS = 0, PWR is tri-stated.

SQUARE-WAVE OUTPUT

The square-wave output is enabled and disabled through the E32K bit. If the square wave is enabled (E32K = 0)
and the oscillator is running, then a 32.768kHz square wave is output on the SQW pin. If the battery-backup
32kHz-enable bit (BB32) is enabled, and voltage is applied to VBAUX, then the 32.768kHz square wave is output on
the SQW pin in the absence of VCCI.

BATTERY MONITOR

The DS1500 constantly monitors the battery voltage of the backup-battery sources (VBAT and VBAUX). The battery
low flags BLF1 and BLF2 are set to 1 if the battery voltages on VBAT and VBAUX are less than 2.5V (typical);
otherwise, BLF1 and BLF2 are 0. BLF1 monitors VBAT and BLF2 monitors VBAUX.

256 x 8 EXTENDED RAM

The DS1500 provides 256 x 8 of on-chip SRAM, which is controlled as nonvolatile storage sustained from a lithium
battery. On power-up, the RAM is taken out of write-protect status by an internal signal.

Two on-chip latch registers control access to the SRAM. One register is used to hold the SRAM address; the other
is used to hold read/write data. The SRAM address space is from 00h to FFh. The 8-bit address of the RAM
location to be accessed must be loaded into the extended RAM address register located at 10h. Data in the
addressed location can be read by performing a read operation from location 13h, or written to by performing a
write operation to location 13h. Data in any addressed location can be read or written repeatedly with changing the
address in location 10h.

To read or write consecutive extended RAM locations, a burst mode feature can be enabled to increment the
extended RAM address. To enable the burst mode feature, set the BME bit to 1. With burst mode enabled, write
the extended RAM starting address location to register 10h. Then read or write the extended RAM data from/to
register 13h. The extended RAM address locations are automatically incremented on the rising edge of OE, CS,
WE only when register 13h is being accessed (Figure 4). The address pointer wraps around after the last address
is accessed.

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SELECTOR GUIDE

     PART  NOMINAL    TOP MARK
             VCC (V)
DS1500YEN        5    DS1500Y N
DS1500WEN      3.3    DS1500W N

TYPICAL OPERATING CIRCUIT

                      VCC

                                                             VCC

                                                CRYSTAL

           VCC                             RPU

                                                X1 X2        VCCI
                                                                PWR

                RST                             RST                 VCCO              VCC
                 IRQ                            IRQ                 CEO               CE
                                                                    SQW
           CPU                                                      VBAUX              SRAM

                                    A0�A4       CEI
                                 DQ0�DQ7
                                                WE

                                                OE                  KS

                                                           Dallas   VBAT
                                                     Semiconductor

                                                     DS1500

                                                CE
                                                               GND GND

PACKAGE INFORMATION

(For the latest package outline information, go to www.maxim-ic.com/DallasPackInfo.)

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