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74LVC2G38

器件型号:74LVC2G38
厂商名称:Philips Semiconductors (NXP Semiconductors N.V.)
厂商官网:
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器件描述

Hex Buffers And Line Drivers With 3-State Outputs 16-SOIC -40 to 85

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74LVC2G38器件文档内容

                              INTEGRATED CIRCUITS

DATA SHEET

74LVC2G38                                         2004 Oct 18
Dual 2-input NAND gate
(open drain)

Product specification
Supersedes data of 2003 Oct 27
Philips Semiconductors                                                                   Product specification

  Dual 2-input NAND gate (open drain)                                                     74LVC2G38

FEATURES                                                     DESCRIPTION

� Wide supply voltage range from 1.65 V to 5.5 V             The 74LVC2G38 is a high-performance, low-power,
� 5 V tolerant outputs for interfacing with 5 V logic        low-voltage, Si-gate CMOS device and superior to most
� High noise immunity                                        advanced CMOS compatible TTL families.
� Complies with JEDEC standard:
                                                             Inputs can be driven from either 3.3 V or 5 V devices.
   � JESD8-7 (1.65 V to 1.95 V)                              These feature allows the use of these devices as
   � JESD8-5 (2.3 V to 2.7 V)                                translators in a mixed 3.3 V and 5 V environment.
   � JESD8B/JESD36 (2.7 V to 3.6 V).
� ESD protection:                                            This device is fully specified for partial power-down
   � HBM EIA/JESD22-A114-B exceeds 2000 V                    applications using Ioff. The Ioff circuitry disables the output,
   � MM EIA/JESD22-A115-A exceeds 200 V.                     preventing the damaging backflow current through the
� �24 mA output drive (VCC = 3.0 V)                          device when it is powered down.
� CMOS low power consumption
� Open drain outputs                                         The 74LVC2G38 provides the 2-input NAND function.
� Latch-up performance exceeds 250 mA
� Direct interface with TTL levels                           The outputs of the 74LVC2G38 devices are open drain
� Inputs accept voltages up to 5 V                           and can be connected to other open-drain outputs to
� Multiple package options                                   implement active-LOW, wired-OR or active-HIGH
� Specified from -40 �C to +85 �C and -40 �C to +125 �C.     wired-AND functions.

QUICK REFERENCE DATA
GND = 0 V; Tamb = 25 �C.

SYMBOL                       PARAMETER                             CONDITIONS           TYPICAL UNIT
tPZL/tPLZ                                            VCC = 1.8 V; CL = 30 pF; RL = 1 k
             propagation delay inputs nA and nB to   VCC = 2.5 V; CL = 30 pF; RL = 500   3.0  ns
             output nY                               VCC = 2.7 V; CL = 50 pF; RL = 500
                                                     VCC = 3.3 V; CL = 50 pF; RL = 500   1.8  ns
                                                     VCC = 5.0 V; CL = 50 pF; RL = 500
                                                                                         2.5  ns
                                                     VCC = 3.3 V; notes 1 and 2
                                                                                         2.1  ns

                                                                                         1.5  ns

CI           input capacitance                                                           2.5  pF

CPD          power dissipation capacitance per gate                                      5    pF

Notes
1. CPD is used to determine the dynamic power dissipation (PD in �W).

     PD = CPD � VCC2 � fi � N + (CL � VCC2 � fo) where:
     fi = input frequency in MHz;
     fo = output frequency in MHz;
     CL = output load capacitance in pF;
     VCC = supply voltage in Volts;
     N = number of inputs switching;
     (CL � VCC2 � fo) = sum of outputs.
2. The condition is VI = GND to VCC.

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Philips Semiconductors                                                                  Product specification

  Dual 2-input NAND gate (open drain)                                                   74LVC2G38

FUNCTION TABLE
See note 1.

                                    INPUT                                              OUTPUT

                      nA                                nB                                 nY
                                                                                            Z
                      L                                 L                                   Z
                                                                                            Z
                      L                                 H                                   L

                      H                                 L

                      H                                 H

Note
1. H = HIGH voltage level;

     L = LOW voltage level;
     Z = high-impedance OFF-state.

ORDERING INFORMATION

                                                            PACKAGE

TYPE NUMBER              TEMPERATURE RANGE       PINS      PACKAGE        MATERIAL      CODE    MARKING
                                                    8        TSSOP8           plastic  SOT505-2      Y38
74LVC2G38DP                    -40 �C to +125 �C    8        VSSOP8           plastic  SOT765-1      Y38
74LVC2G38DC                    -40 �C to +125 �C    8         XSON8           plastic  SOT833-1      Y38
74LVC2G38GM                    -40 �C to +125 �C

PINNING                             SYMBOL                                 DESCRIPTION

                 PIN      1A                               data input
                   1      1B                               data input
                   2      2Y                               data output
                   3      GND                              ground (0 V)
                   4      2A                               data input
                   5      2B                               data input
                   6      1Y                               data output
                   7      VCC                              supply voltage
                   8

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Philips Semiconductors                                                                  Product specification

  Dual 2-input NAND gate (open drain)                                                   74LVC2G38

                                                                                38

                                                                         1A 1       8 VCC

                       1A 1                   8 VCC                      1B 2       7 1Y
                       1B 2                   7 1Y
                       2Y 3                                              2Y 3       6 2B
                    GND 4    38

                                              6 2B                       GND 4      5 2A
                                              5 2A

                                001aab829

                                                                                              001aab830
                                                                         Transparent top view

Fig.1 Pin configuration TSSOP8 and VSSOP8.           Fig.2 Pin configuration XSON8.

handbook, halfpage                                   handbook, halfpage  1      &

                    1 1A        1Y 7                                                    7
                    2 1B        2Y 3
                                                                         2
                    5 2A     MNB129
                    6 2B                                                 5      &

                                                                                        3

                                                                         6

                                                                                MNB130

                         Fig.3 Logic symbol.                             Fig.4 Logic symbol (IEEE/IEC).
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Philips Semiconductors                           Product specification

  Dual 2-input NAND gate (open drain)            74LVC2G38

handbook, halfpage              Y

                         A    GND

                         B  MNB131

             Fig.5 Logic diagram (one gate).

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Philips Semiconductors                                                               Product specification

  Dual 2-input NAND gate (open drain)                                                74LVC2G38

RECOMMENDED OPERATING CONDITIONS

SYMBOL                  PARAMETER                       CONDITIONS            MIN.     MAX.     UNIT
VCC          supply voltage                                                 1.65     5.5      V
VI           input voltage                  active mode                     0        5.5      V
VO           output voltage                 VCC = 1.65 V to 5.5 V; disable  0        VCC      V
                                            mode                            0        5.5      V
Tamb         operating ambient temperature  VCC = 0 V; Power-down mode
tr, tf       input rise and fall times                                      0        5.5      V
                                            VCC = 1.65 V to 2.7 V
                                            VCC = 2.7 V to 5.5 V            -40      +125     �C

                                                                            0        20       ns/V

                                                                            0        10       ns/V

LIMITING VALUES
In accordance with the Absolute Maximum Rating System (IEC 60134); voltages are referenced to GND (ground = 0 V).

SYMBOL                  PARAMETER                    CONDITIONS               MIN.     MAX.     UNIT
             supply voltage                                                                   V
VCC          input diode current                                            -0.5     +6.5     mA
IIK          input voltage                                                           -50      V
VI           output diode current           VI < 0 V                        -        +6.5     mA
IOK          output voltage                 note 1                          -0.5     �50      V
VO                                                                                   +6.5     V
                                            VO > VCC or VO < 0 V            -        +6.5     mA
                                            active mode; notes 1 and 2      -0.5     �50      mA
                                                                                     �100     �C
                                            Power-down mode; notes 1 and 2 -0.5      +150     mW
                                                                                     300
IO           output source or sink current  VO = 0 V to VCC                 -
ICC, IGND    VCC or GND current
Tstg         storage temperature                                            -
PD           power dissipation
                                                                            -65

                                            Tamb = -40 �C to +125 �C        -

Notes
1. The input and output voltage ratings may be exceeded if the input and output current ratings are observed.
2. When VCC = 0 V (Power-down mode), the output voltage can be 5.5 V in normal operation.

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Philips Semiconductors                                                                         Product specification

  Dual 2-input NAND gate (open drain)                                                          74LVC2G38

DC CHARACTERISTICS
At recommended operating conditions; voltages are referenced to GND (ground = 0 V).

                                       TEST CONDITIONS

SYMBOL       PARAMETER                                                        MIN.       TYP.      MAX. UNIT

                                       OTHER                    VCC (V)

Tamb = -40 �C to +85 �C; note 1

VIH          HIGH-level input voltage                        1.65 to 1.95  0.65 � VCC -        -     V
                                                             2.3 to 2.7
                                                                           1.7       -         -     V

                                                             2.7 to 3.6    2.0       -         -     V

                                                             4.5 to 5.5    0.7 � VCC -         -     V

VIL          LOW-level input voltage                         1.65 to 1.95  -         -         0.35 � VCC V
                                                             2.3 to 2.7
                                                                           -         -         0.7   V

                                                             2.7 to 3.6    -         -         0.8   V

                                                             4.5 to 5.5    -         -         0.3 � VCC V

VOL          LOW-level output voltage VI = VIH or VIL

                                       IO = 100 �A           1.65 to 5.5   -         -         0.1   V

                                       IO = 4 mA             1.65          -         0.08      0.45  V

                                       IO = 8 mA             2.3           -         0.14      0.3   V

                                       IO = 12 mA            2.7           -         0.19      0.4   V

                                       IO = 24 mA            3.0           -         0.37      0.55  V

                                       IO = 32 mA            4.5           -         0.43      0.55  V

ILI          input leakage current     VI = 5.5 V or GND 5.5               -         �0.1      �5    �A

Ioff         power OFF leakage         VI or VO = 5.5 V      0             -         �0.1      �10   �A

             current

ICC          quiescent supply current  VI = VCC or GND;      5.5           -         0.1       10    �A
ICC                                    IO = 0 A              2.3 to 5.5
             additional quiescent                                          -         5         500   �A
             supply current per pin    VI = VCC - 0.6 V;
                                       IO = 0 A

2004 Oct 18                                               7
Philips Semiconductors                                                                        Product specification

  Dual 2-input NAND gate (open drain)                                                         74LVC2G38

                                       TEST CONDITIONS

SYMBOL       PARAMETER                                                       MIN.       TYP.      MAX. UNIT

                                       OTHER                   VCC (V)

Tamb = -40 �C to +125 �C

VIH          HIGH-level input voltage                       1.65 to 1.95  0.65 � VCC -        -      V
                                                            2.3 to 2.7
                                                            2.7 to 3.6    1.7      -          -      V

                                                                          2.0      -          -      V

                                                            4.5 to 5.5 0.7 � VCC -            -      V

VIL          LOW-level input voltage                        1.65 to 1.95 -         -          0.35 � VCC V

                                                            2.3 to 2.7 -           -          0.7    V

                                                            2.7 to 3.6 -           -          0.8    V

                                                            4.5 to 5.5 -           -          0.3 � VCC V

VOL          LOW-level output voltage VI = VIH or VIL

                                       IO = 100 �A          1.65 to 5.5 -          -          0.1    V

                                       IO = 4 mA            1.65          -        -          0.70   V

                                       IO = 8 mA            2.3           -        -          0.45   V

                                       IO = 12 mA           2.7           -        -          0.60   V

                                       IO = 24 mA           3.0           -        -          0.80   V

                                       IO = 32 mA           4.5           -        -          0.80   V

ILI          input leakage current     VI = 5.5 V or GND 5.5              -        -          �20    �A

Ioff         power OFF leakage         VI or VO = 5.5 V     0             -        -          �20    �A

             current

ICC          quiescent supply current VI = VCC or GND; 5.5                -        -          40     �A

                                       IO = 0 A

ICC          additional quiescent      VI = VCC - 0.6 V; 2.3 to 5.5 -              -          5 000  �A

             supply current per pin IO = 0 A

Note

1. All typical values are measured at Tamb = 25 �C.

2004 Oct 18                                              8
Philips Semiconductors                                                                                        Product specification

  Dual 2-input NAND gate (open drain)                                                                         74LVC2G38

AC CHARACTERISTICS
GND = 0 V.

                                                     TEST CONDITIONS

SYMBOL                    PARAMETER                                                     MIN. TYP. MAX. UNIT

                                                    WAVEFORMS                VCC (V)

Tamb = -40 �C to +85 �C; note 1                     see Figs 6 and 7 1.65 to 1.95       1.2 3.0 8.6 ns
                                                                            2.3 to 2.7  0.7 1.8 4.8 ns
tPZL/tPLZ propagation delay inputs nA                                       2.7         0.7 2.5 4.4 ns
               and nB to output nY                                          3.0 to 3.6  0.7 2.1 4.1 ns
                                                                            4.5 to 5.5  0.5 1.5 3.3 ns

Tamb = -40 �C to +125 �C                            see Figs 6 and 7 1.65 to 1.95       1.2 -                 10.8 ns
                                                                            2.3 to 2.7  0.7 -                 6.0 ns
tPZL/tPLZ propagation delay inputs nA                                       2.7         0.7 -                 5.5 ns
               and nB to output nY                                          3.0 to 3.6  0.7 -                 5.2 ns
                                                                            4.5 to 5.5  0.5 -                 4.2 ns

Note
1. All typical values are measured at Tamb = 25 �C.

AC WAVEFORMS

handbook, full pagewidth                        VI
                          nA, nB input
                                                    VM                t PZL
                                            GND     t PLZ                          VM

                                            VCC                VX                                     MNB132
                             nY output

                                            VOL

                                                                      INPUT

VCC                       VM                 VX           VI             tr = tf
                                                     VCC               2.0 ns
1.65 V to 1.95 V          0.5 � VCC  VOL + 0.15 V    VCC               2.0 ns
2.3 V to 2.7 V            0.5 � VCC  VOL + 0.15 V    2.7 V             2.5 ns
2.7 V                     1.5 V      VOL + 0.3 V     2.7 V             2.5 ns
3.0 V to 3.6 V            1.5 V      VOL + 0.3 V     VCC               2.5 ns
4.5 V to 5.5 V            0.5 � VCC  VOL + 0.3 V

                          Fig.6 Inputs nA and nB to output nY propagation delay times.

2004 Oct 18                                                        9
Philips Semiconductors                                                                                    Product specification

  Dual 2-input NAND gate (open drain)                                                                     74LVC2G38

handbook, full pagewidth                                                                        VEXT
                                                                                                      RL
                                                                   VCC

                                                           VI                    VO
                                     PULSE                         D.U.T.
                                 GENERATOR

                                                               RT                    CL         RL

                                                                                                MNA616

VCC                       VI        CL     RL   tPLH/tPHL                  VEXT       tPZL/tPLZ
                                               open                                  2 � VCC
1.65 V to 1.95 V          VCC    30 pF  1 k    open                      tPZH/tPHZ   2 � VCC
2.3 V to 2.7 V            VCC    30 pF  500    open                     GND          6V
2.7 V                     2.7 V  50 pF  500    open                     GND          6V
3.0 V to 3.6 V            2.7 V  50 pF  500    open                     GND          2 � VCC
4.5 V to 5.5 V            VCC    50 pF  500                             GND
                                                                        GND

Definitions for test circuit:
RL = Load resistor.
CL = Load capacitance including jig and probe capacitance.
RT = Termination resistance should be equal to the output impedance Zo of the pulse generator.

                                                Fig.7 Load circuitry for switching times.

2004 Oct 18                                                    10
Philips Semiconductors                                                                                                                                    Product specification

  Dual 2-input NAND gate (open drain)                                                                                                                     74LVC2G38

PACKAGE OUTLINES
   TSSOP8: plastic thin shrink small outline package; 8 leads; body width 3 mm; lead length 0.5 mm SOT505-2

                                    D                                                                            E            AX

                                                                                    c                            HE                   vM A
                           y

                                 Z

                        8                           5

                                                                                              A A2                                             (A3)
                                                                                                        A1
                                                                                                                                                        
                           pin 1 index                                                                                              Lp
                                                                                                                                   L
                        1                           4                                                               detail X
                                 e
                                                bp          wM

                                                    0                                  2.5                       5 mm

                                                                                       scale

DIMENSIONS (mm are the original dimensions)

UNIT    A         A1       A2       A3    bp           c    D(1) E(1)                  e      HE            L       Lp  v  w  y                           Z(1)  
      max.

mm           1.1  0.15     0.95     0.25  0.38      0.18    3.1  3.1                   0.65   4.1           0.5  0.47   0.2 0.13 0.1                      0.70  8�
                  0.00     0.75           0.22      0.08    2.9  2.9                          3.9                0.33                                     0.35  0�

Note
1. Plastic or metal protrusions of 0.15 mm maximum per side are not included.

OUTLINE                                                     REFERENCES                                                      EUROPEAN                            ISSUE DATE
                                                                                                                           PROJECTION                             02-01-16
VERSION                        IEC                  JEDEC              JEITA

SOT505-2                                               ---

2004 Oct 18                                                                            11
Philips Semiconductors                                                                                                        Product specification

  Dual 2-input NAND gate (open drain)                                                                                         74LVC2G38

VSSOP8: plastic very thin shrink small outline package; 8 leads; body width 2.3 mm                                                         SOT765-1

                                     D                                                                    E              A
                                                                        c                                                           X
                            y
                                                                                                         HE                          vM A
                         Z
                                                                                    A A2                           Q
                      8                               5                                       A1                          (A3)
                                                                                                                                    
                                     pin 1 index
                                                                                                                Lp
                      1                               4                             detail X                    L
                               e
                                                  bp        wM

                                         0                              2.5                                  5 mm

                                                                        scale

DIMENSIONS (mm are the original dimensions)

UNIT    A       A1          A2       A3     bp        c     D(1) E(2)   e      HE   L         Lp             Q     v    w     y            Z(1)  
      max.

mm           1  0.15     0.85     0.12      0.27      0.23    2.1  2.4  0.5    3.2  0.4       0.40 0.21            0.2  0.13  0.1          0.4   8�
                0.00     0.60               0.17      0.08    1.9  2.2         3.0            0.15 0.19                                    0.1   0�

Notes
1. Plastic or metal protrusions of 0.15 mm maximum per side are not included.
2. Plastic or metal protrusions of 0.25 mm maximum per side are not included.

OUTLINE                                                     REFERENCES                                           EUROPEAN          ISSUE DATE
                                                                                                                PROJECTION           02-06-07
VERSION                         IEC                   JEDEC             JEITA

SOT765-1                                              MO-187

2004 Oct 18                                                             12
Philips Semiconductors                                                                                                    Product specification

  Dual 2-input NAND gate (open drain)                                                                                     74LVC2G38

XSON8: plastic extremely thin small outline package; no leads; 8 terminals; body 0.95 x 1.95 x 0.5 mm                     SOT833-1

                                                                              b

                         1                2                  3                4

                                                                                                         4�

             L1                                                                     L                    (2)

      e

                         8                7                  6                   5

                                 e1                 e1             e1

             8�                                                                                       A

             (2)

                                                                                                  A1
                                                    D

                                                                                    E

      terminal 1
      index area

                                     0                                  1                                2 mm

                                                                       scale

DIMENSIONS (mm are the original dimensions)

UNIT  A (1)   A1   b        D        E       e          e1      L      L1
      max    max

mm    0.5    0.04  0.25     2.0      1.0     0.6        0.5  0.35 0.40
                   0.17     1.9      0.9                     0.27 0.32

Notes
1. Including plating thickness.
2. Can be visible in some manufacturing processes.

OUTLINE                                             REFERENCES                                                 EUROPEAN   ISSUE DATE
                                                                                                              PROJECTION
VERSION               IEC                 JEDEC                    JEITA                                                     04-07-15
                                                                                                                             04-07-22
SOT833-1              ---                 MO-252                   ---

2004 Oct 18                                                            13
Philips Semiconductors                                             Product specification

  Dual 2-input NAND gate (open drain)                              74LVC2G38

DATA SHEET STATUS

LEVEL  DATA SHEET        PRODUCT                                               DEFINITION
         STATUS(1)      STATUS(2)(3)
                                       This data sheet contains data from the objective specification for product
I      Objective data  Development     development. Philips Semiconductors reserves the right to change the
                                       specification in any manner without notice.
II     Preliminary data Qualification
                                       This data sheet contains data from the preliminary specification.
III    Product data Production         Supplementary data will be published at a later date. Philips
                                       Semiconductors reserves the right to change the specification without
                                       notice, in order to improve the design and supply the best possible
                                       product.

                                       This data sheet contains data from the product specification. Philips
                                       Semiconductors reserves the right to make changes at any time in order
                                       to improve the design, manufacturing and supply. Relevant changes will
                                       be communicated via a Customer Product/Process Change Notification
                                       (CPCN).

Notes
1. Please consult the most recently issued data sheet before initiating or completing a design.
2. The product status of the device(s) described in this data sheet may have changed since this data sheet was

     published. The latest information is available on the Internet at URL http://www.semiconductors.philips.com.
3. For data sheets describing multiple type numbers, the highest-level product status determines the data sheet status.

DEFINITIONS                                                        DISCLAIMERS

Short-form specification  The data in a short-form                 Life support applications  These products are not
specification is extracted from a full data sheet with the         designed for use in life support appliances, devices, or
same type number and title. For detailed information see           systems where malfunction of these products can
the relevant data sheet or data handbook.                          reasonably be expected to result in personal injury. Philips
                                                                   Semiconductors customers using or selling these products
Limiting values definition  Limiting values given are in           for use in such applications do so at their own risk and
accordance with the Absolute Maximum Rating System                 agree to fully indemnify Philips Semiconductors for any
(IEC 60134). Stress above one or more of the limiting              damages resulting from such application.
values may cause permanent damage to the device.
These are stress ratings only and operation of the device          Right to make changes  Philips Semiconductors
at these or at any other conditions above those given in the       reserves the right to make changes in the products -
Characteristics sections of the specification is not implied.      including circuits, standard cells, and/or software -
Exposure to limiting values for extended periods may               described or contained herein in order to improve design
affect device reliability.                                         and/or performance. When the product is in full production
                                                                   (status `Production'), relevant changes will be
Application information  Applications that are                     communicated via a Customer Product/Process Change
described herein for any of these products are for                 Notification (CPCN). Philips Semiconductors assumes no
illustrative purposes only. Philips Semiconductors make            responsibility or liability for the use of any of these
no representation or warranty that such applications will be       products, conveys no licence or title under any patent,
suitable for the specified use without further testing or          copyright, or mask work right to these products, and
modification.                                                      makes no representations or warranties that these
                                                                   products are free from patent, copyright, or mask work
                                                                   right infringement, unless otherwise specified.

2004 Oct 18                                                    14
Philips Semiconductors � a worldwide company

Contact information
For additional information please visit http://www.semiconductors.philips.com. Fax: +31 40 27 24825
For sales offices addresses send e-mail to: sales.addresses@www.semiconductors.philips.com.

� Koninklijke Philips Electronics N.V. 2004                                SCA76

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without notice. No liability will be accepted by the publisher for any consequence of its use. Publication thereof does not convey nor imply any license
under patent- or other industrial or intellectual property rights.

Printed in The Netherlands  R20/02/pp15      Date of release: 2004 Oct 18  Document order number: 9397 750 13785
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